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against-tracking
- 用指令预取反跟踪。CPU 的执行时并不是执行到哪一句再到内存中去取那一句，而是先读入到 CPU 的 Cache 中，如果指令已经到了 Cache 中，再将它修改也没有用了，如果用跟踪程序的话，CPU 的 Cache 中就不会是跟正常执行时的指令相同，所以可以改动下几条指令，当然是故意改错，如果没有跟踪，程序还回照常执行，有跟踪的话，那就... -with instructions Prefetching anti-tracking. CPU implementation is not an
GetCPU
- 一个利用DLL实现获得CPU信息的代码，十分专业，不但可以获得CPU的速度、型号等，而且可以获得CPU的缓存大小、流水线数等等30多项CPU的特性，而且，带了DLL的VC源程序-a DLL using information obtained CPU code, very professional, not only can the CPU speed, models, but the available CPU cache size, number, etc. Line 30 of the c
CacheDemo
- 用于计算机系统结构中多CPU Cache一致性写协议的演示，MFC
master
- 主控程序，协调内存，cpu直间缓存操作-control procedures, coordination of memory, cpu cache operation between straight
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
mips
- 在maxplus上实现了一个5级流水线的mips cpu，含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
simulator
- 开源的基于SystemC的模拟器，可以模拟ARM CPU, Cache, DDR，NOR, NAND, 时序和功耗均可以正确模拟。-This simulator is a cycle-accurate system-level energy and timing simulator. Developed by Embedded Low-Power Laboratory, Seoul National University. The simulator’s underlying kernel is
riscpu
- 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
CPU
- Intel的并不是在一个芯片上集成四个硬件核心，而是采用双芯片的组合方式，Intel只需要生产双核Core 2 Duo处理器，然后再将芯片封装在一起，成为四核心的Core 2 Quad。不过，Core 2 Quad 双芯片四核设计存在问题，虽然Core 2 Duo芯片内部的双核心可以共享二级缓存，具有较高的协作效率-Intel is not in a hardware chip four-core, instead of using the two-chip combination of the
mipsCPU
- MIPS CPU tested in Icarus Verilog
mipscpudesign
- cpu设计实例mips。MIPSI指令集32位CPU （1）MiniCore设计实例全32位操作，32个32位通用寄存器，所有指令和地址全为32位 （2）静态流水线（3～5级） （3）Forwarding技术 （4）片内L1 Cache，指令、数据各4KByte，硬件初始化 （5）没有TLB，但系统控制协处理器（CP0）具有除页面映射外的全部功能 -cpu design example mips. MIPSI instruction set 32-bit CPU (1)
LZZQ
- Compression speed ~= Decompression speed. (around 200-300 MB/s) CPU notes: LZZQ uses 32KB dictionary, reduce to 16KB (change HASH_SIZE to 4*1024) for good L1 cache access (with little reduction in ratio).
5_lined_cpu
- 简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
cache_L2_miss_Tool.tar
- 测量IA32体系cpu中 L2 miss次数的动态库 和 头文件及源代码，适合于研究系统性能研究人员-The dynamic lib is used to get the counter value of L2 miss in IA32 cpu.
PipelineCPU
- 用Verilog实现一个简单的流水线CPU，并运行一个Quicksort程序。这是Berkley，eecs系的计算机系统结构课程实验的实验三。-This file is written in Verilog to achieve a simple pipeline CPU, which can run a Quicksort program.
Cache-and-main-memory
- 由于cache比主存小很多，为了保证CPU执行指令时可正确访问存储单元，需将用户程序中的逻辑地址转换为运行时由机器直接寻址的物理地址，这一过程称为地址映射,所以必须使用一种机制将主存地址定位到cache中，就构成了地址映射，因为需求不同，也就导致了不同的地址映射方式，主要有直接映射、组相联映射、全相联映射三种地址映射方式-Because cache than main memory small many, to guarantee CPU implementation instruction c
cache
- 缓存基础，对各种缓存的介绍，包括浏览器缓存，cpu缓存，内存缓存，磁盘缓存等。-Cache based on the introduction of various caches, including browser cache, cpu cache, memory cache, disk caching.
cache-dbg-inv-by-reg
- MN10300 CPU cache invalidation routines, using automatic purge registers.
cache-dbg-inv
- MN10300 CPU cache invalidation routines.
实验7.2——多级流水CPU设计
- 当时的课程设计，16位多级无cache流水cpu的源码(Curriculum design at that time, 16 multi-level non cache flow CPU source code)