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SIN_fashengqi
- 2006altera大赛－基于软核Nios的宽谱正弦信号发生器设计：摘要：本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术。系统以 ALTERA公司的 Cyclone 系列 FPGA 为数字平台，将微处理器、总线、数字频率合成器、存储器和 I/O 接口等硬件设备集中在一片 FPGA 上，利用直接数字频率合成技术、数字调制技术实现所要求波形的产生，用 FPGA 中的 ROM 储存 DDS 所需的波形表，充分利用片上资源，提高了系统的精确度、稳定性和抗干扰性能。使用新的数字信号处理（
PicoDrive030_source
- 一个PocketPC平台MD游戏模拟器picodrive的源代码. Make sure you have Microsoft Visual C++ installed (I use 6.0 myself). Make sure you have Embedded Visual C++ 3.0 installed (4.0 isn t too great). Find ARMASM.EXE and copy it to the \"Cyclone\" directory (or
sd_IP
- SD card controller can just read data using 1 bit SD mode. I have written this core for NIOS2 CPU, Cyclone, but I think it can works with other FPGA or CPLD. Better case for this core is SD clock = 20 MHz and CPU clock = 100 MHz (or in the rati
ALTERA
- 5款ALTERA FPGA开发板原理图合集。包括EP1C6Q240C6开发板原理图、Cyclone II EP2C20 原理图。希望对大家有用-5 ALTERA FPGA development board schematic diagram collection. Including EP1C6Q240C6 development board schematics, Cyclone II EP2C20 Schematic. I hope all of you a useful
EP1C6_EP1C12
- Altera FPGA Cyclone I EP1C6 EP1C12 最小系统 开发板 -the minimum system of Altera FPGA EP1C6 and or EP1C12
FPGA
- 针对MT9M111数字图像传感器,采用Cyclone系列 EP1C6Q240C6作为主控芯片,设计并实现了ITU-R BT.656视频数据的采集、色彩空间转换、DVI-I显示控制的数字视频转换系统。系统可以将传感器的输入图像以1280×960(60Hz)和 1280×1024(60Hz)格式输出到DVI-I显示器上,并具有图像静止功能,同时在系统空闲时,可以将系统设置为待机状态,来降低功耗。-Aimed at the digital image sensor MT9M111,used Cyclo
Windy_VGA_1c6
- 在cyclone EP1C6 上实现VGA 1028*768 16M色的显卡显示功能，而且还做了一个8色的VGA接口，可以实现双头输出。完整的QuartusII 工程，我也把相关的图片一起打包了。本人是作者，看不懂可联系：13802939662-In the cyclone EP1C6 achieve VGA 1028* 768 16M color graphics display, but also made an 8-color VGA interface, dual-head output
FPGA_ADDA
- 基于 Cyclone EP1C6240C8的ADS2807，DAC2902 测试程序。主要用来使用FPGA控制ADC采集和DAC的输出，从而达到高频率信号处理的功能。首先从ADC2807采集数据，然后送给DAC2902输出。 采用FPGA口线模拟ADC2807和DAC2902的时序来实现。 提供ADC采样频率控制、DAC输出频率控制、输出波形控制、ADC通道转换、DAC通道转换等功能。-Based on Cyclone EP1C6240C8 of the ADS2807, DAC2902
FPGA_DDS
- 基于Cyclone EP1C6240C8 的AD9854 DDS的接口程序，使用FPGA来控制DDS信号的产生，从而达到高频信号产生的目的。 通过FPGA口线模拟AD9854的控制时序。 提供DDS信号波形变换、DDS频率调整、DDS内部比较器使用等功能。-Cyclone EP1C6240C8 of the AD9854 DDS-based interface program, use the FPGA to control the DDS signal generation, so a
cyc3_ciii52001
- Cyclone III Device Data Sheet-This chapter describes the electric characteristics, switching characteristics, and I/O timing for Cyclone® III devices. A glossary is also included for your reference
CLOCK-ON-ALTERA-DEV-NOARD-RONTEX
- 这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试. 文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等. 调试步骤就不讲了,管脚分配请网友自行完成. 开发板 Altera Cyclone II EP2C35F672C6 软件平台 Quartus II 语言 verilogHDL-These are all the project
xiangqixuanfeng6.2
- 正版的象棋旋风象棋软件，不要错过好机会，机会难得-Genuine Tornado chess chess software, do not miss a good opportunity, a rare opportunity
m8051_1c3
- 基于cyclone I 代 80C51IP核-80C51IP based cyclone I-generation nuclear
kaoshi
- FPGA -计数器，29减法计数器。使用verilog hdl编写格式，cyclone I 系列EP1C3TC144芯片。-FPGA programming using 29 down counter, using verilog hdl written format, cyclone I series EP1C3TC144 chips.
Altera-FPGA-Testing-v1
- This document describes functionality testing of the Altera Cyclone III FPGA Starter Kit Development Board. It also includes testing of associated daughterboards, i.e. the ADA ADC/DAC board and the HSMC to GPIO adapter board.