搜索资源列表
Synthesizable_FIFO_verilog
- Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is
yemianzhihuansuanfa
- 操作系统课程设计《页面置换算法》，内含设计文档。 设计要求为：作业共有320条指令，即它的地址空间为32页，目前它的所有页都还未调入内存。再模拟过程中，如果所访问的指令已在内存，则显示其物理地址，并转下一条指令。如果所访问的指令还未装入内存，则发生缺页，此时需要记录缺页的次数，并将相应页调入内存。如果4个内存块均已装入该作业，则需要进行页面置换，最后显示其物理地址，并转向下一条指令。在所有320条指令执行完毕后，请计算并显示作业运行过程中发生的缺页率。 实现方法为：最佳置换算法（
S3C44B0X中文技术文档
- 介 绍 三星的S3C44B0X 16/32位RISC处理器被设计来为手持设备等提供一个低成本高性能的方案。 S3C44B0X提供以下配置：2.5V ARM7TDMI 内核带有8Kcache ;可选的internal SRAM;LCD Controller(最大支持256色STN，使用LCD专用DMA)；2-ch UART with handshake(IrDA1.0, 16-byte FIFO) / 1-ch SIO； 2-ch gener
trunk-hdlc.rar
- 高级链路层协议的实现，vhdl，fpga,- 8 bit parallel backend interface - use external RX and TX clocks - Start and end of frame pattern generation - Start and end of frame pattern checking - Idle pattern generation and detection (all ones) - Idle pattern
fifo_32_4321.rar
- 用verilog写的输出数据宽度可变的FIFO,输入数据为32-bit，输出数据可以配置为4-1任意bit。有设计文件和testbench,Use verilog to write a variable width of the output data FIFO, input data for the 32-bit, output data can be configured as 4-1 arbitrary bit. There are design files and testbench
RTOS--SmallRTOSV1·50·0
- Small RTOS v1.50.0在32位CPU上可以说支持无限的任务（仅受内存限制），任务优先级暂定为32级，任务切换基于优先级，同级任务基于轮询。同时，任务之间可以直接放送消息和回馈消息。而等待事件支持可以选择基于FIFO或基于优先级。这个版本是不完善版本，很多事件如消息邮箱等还没有支持但事件公共部分代码已完成，其它事件代码如以添加。debug也还没有支持,目前仅支持ARM7。 这个板本使用Keil for ARM的软件调试功能通过，但编译器依旧选择ADS1.2。用户可以参照Easy
lan91c111_an96
- 该资料为lan91c111芯片的英文原版application note，提供了使用LAN91C111进行开发所需要的软件、硬件设计、功能测试等资料。LAN91C111为SMSC公司生产的以太网控制芯片，为第三代高速以太网连接提供嵌入式解决方案。-The application note of LAN91C111.The SMSC LAN91C111 is a 32/16/8-bit Non-PCI Fast Ethernet controller that integrates on one
fifodd
- 一个深度为32，字长为8_bit FIFO（先进先出）寄存器，有寄存器空、寄存器满和寄存器溢出信号。-A depth of 32, word length for 8_bit FIFO (FIFO) register, a register space, register and register full signal overflow.
FIFO
- FIFOFile name:FIFO //Describe:32*32bit FIFO //Input:data[31:0],wrreq,rdreq,clock //Output:q[31:0],full,empty //Date:2009-12-10 -FIFO
ethernet_tri_mode_latest.tar
- 10_100 0 Mbps tri-mode ethernet MAC implements a MAC controller conforming to IEEE 802.3 specification. It is designed to use less than 2000 LCs/LEs to implement full function. It will use inferred RAMs and PADs to reduce technology dependance.
WFIFO-32fifo20070821
- 具有32字节深度的FIFO的SPI通信站。-With 32-byte deep FIFO, SPI communication station.
PCI9054
- 特性 • 符合PCI 2.2版本规范，32位，33MHz总线 • 普通主总线接口，包含两个（可编程的主从数据传输模式和PCI消息功能的）DMA引擎 • 支持PCI v2.2 重要产品数据 (VPD) 配置 • 支持 PCI双地址周期 (DAC) • PCI Hot Plug and CompactPCI Hot Swap compliant • I2O™ v1.5-Ready Messaging Uni
TinyM0_Routine_CAN
- Cortex-M0内核，运行速度高达50MHz 内部ROM集成供CAN和CANOpen标准使用的初始化和通信的API函数，用户可直接调用；兼容CAN2.0A/B，传输速率高达1Mbit/s；支持32个消息对象，且每个消息对象有自己的掩码标识；提供可屏蔽中断、可编程FIFO模式；可通过CAN接口进行Flash ISP编程 -Cortex-M0 core, running at up to 50MHz for the internal integration of CAN and CANOpen R
4Verilog-FIFO
- FIFO的简单编程，该FIFO的深度为4，宽度为32，其接口类型见文件中的图标及其注释。-This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example,
based-on-Xilinx-PCIe-Core-DMA
- 1， 支持由板卡发起的DMA操作，既可以将板卡内的数据快速传输到PC，也可以将PC的数据读取到板卡内。DMA的可以通过PCIe的BAR0空间控制。 2， 利用Xilinx LogiCORE Endpoint Block Plus硬核，兼容Virtex 5、Virtex 6、Spartan 6系列。无缝支持PCIe x8、x4、x1速率 。 3， 在板卡的终端是标准的FIFO接口，可以接入各种形式的数据，例如AD采样数据，光纤数据，DA数据。 4， DriverStudio生成的
asynchronous-fifo
- 同步fifo的调用程序，调用Quartus II 9.0 (32-Bit)中的fifo模块-Synchronous fifo calling program, call Quartus II 9.0 (32-Bit) in fifo module
FIFO_test
- EP2S90 与 TMS320C6727 进行32位通信时读写FIFO的程序，测试完美通过-EP2S90 read FIFO is performed with the TMS320C6727 32-bit communications program, a perfect test by
Syn_FIFO(wanzheng)
- 基于IPcore的同步FIFO的编写。读写数据位宽都为8bit，深度为32.-Based IPcore synchronous FIFO preparation. Read and write data width are 8bit, a depth of 32.
synchoronous_FIFO(jianban)
- 基于IPcore的同步FIFO的设计。采用Verilog代码书写。读写位宽均为8bit，深度为32.-IPcore synchronous FIFO-based design. Using Verilog code writing. Read and write bits wide are 8bit, depth is 32.
ov7670-FiFo
- 基于stm32的ov7670 fifo驱动代码（32*240屏）-the driver of ov7670(fifo) based on STM32