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能综合的YCrCb2RGB模块（verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
MIPS
- 《MIPS五级整数流水线模拟系统》设计文档与源代码。 [代码性质] VC完整应用程序代码-The source and design document of <MIPS simulant system of 5 level int pipelining>. [code kind] VC whole application source code.
pipeline.rar
- 关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧,About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
FFT_verilog
- verilog 实现的FFT 流水线操作，速度能达到200M-verilog pipelining the FFT implementation, the speed can reach 200M
FPGA.rar
- 流水线技术在FPGA设计中的应用 pdf ,Pipelining Technology in FPGA Design
FPGA-design-ideas-and-techniques
- FPGA 设计的四种常用思想与技巧包括：乒乓操作，流水线操作，串并转换技巧，数据接口同步方法-The four commonly used FPGA design ideas and techniques include: ping-pong operation, pipelining, and convert the string technique, synchronous data interface methods
verilog_risc
- RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。-RISC
w3c-libwww-5.4.0
- www工具包. 这是W3C官方支持的www支撑库. 其中提供通用目的的客户端的WebAPI: complete HTTP/1.1 (with caching, pipelining, PUT, POST, Digest Authentication, deflate, etc), MySQL logging, FTP, HTML/4, XML (expat), RDF (SiRPAC), WebDAV, and much more-Libwww is a highly modular, gene
erweiDCT
- 用 FPGA实现了二维离散余弦变换和逆变换，结构设计采用行列分解法，乘法器采用移位求和的方法实现，并且采用流水线结构设计，提高处理核的性能-Using FPGA to achieve the two-dimensional discrete cosine transform and inverse transform, the structural design of the use of the ranks of decomposition, the sum of multipliers us
ADC_parameters_TI_glossary
- TI 官方ADC参数标准术语词汇表。这份术语表汇总定义了TI公司Delte-Sigma技术、逐次逼近存储器（SAR）和流水线（A\D）转换器，并详细说明了他们的规格和性能特点-ADC parameters TI official standard glossary of terms. This table summarizes the definition of the terms of the TI Company Delte-Sigma technology, memory successi
fir
- 16阶FIR VHDL程序并附带testbench，并有简单流水线设计！-16 Tap FIR vhdl code with testbench and pipelining design
xc_scc32-54
- The program size is smaller because the instruction is one byte long. Stack architecture doesn’t use deep pipelining, resulting in a predictable interrupt latency.
Lecture_Verilog_Synthesis
- It includes all techniques for optimization in verilog coding(pipelining, resource sharing, loop unrolling,...)
SMTP_POP3_Mail_Server
- 这是一个使用C#基于.NET1.1实现的SMTP与POP3邮件服务器源代码。其中，MailServerComponent实现POP3和SMTP的服务端控件，负责处理底层的POP3和SMTP消息。MailServer 处理MailServerComponent的事件，并进行邮件接收和存储的工作。 包含的功能： 基本的： * SMTP/POP3/IMAP4/WebMail * IP访问过滤 * 用户邮件大小限制 * 支持XML和MSSQL数据库存储 * 很好的G
a
- 利用动态扫描和定时器1在数码管上显示出从765432开始以1/10秒的速度往下递减直至765398并保持显示此数， 与此同时利用定时器0以500MS速度进行流水灯从上至下移动， 当数码管上数减到停止时，实验板上流水灯也停止然后全部开始闪烁， 3秒后（用T0定时）流水灯全部关闭、数码管上显示出"HELLO"。到此保持住。 设晶振频率为12MHz。-Dynamic scan and Timer 1 digital pipe shows from 765,432 began to 1/
paper_FPGA
- 基于FPGA控制的高速固态存储器设计，对固态存储器进行了需求分析, 根据航天工程对高速固态存储器的需求, 确定了设计方案。 针对航天工程对高速固态存储器速率要求较高的特点, 在逻辑设计方面采用流水线技术、并行总线技术。在器件选择方面, 采用LVDS构成接口电路, FPGA构成控制逻辑电路电路, SDRAM芯片阵列构成存储电路。设计了高速固态存储器。该设计简化了硬件电路, 大大提高了存储数据的速率。-FPGA-based control design of high speed solid s
09912007AEScoremodules
- aes descr iption architecture processes vhdl code with pipelining and throughput reduction with an aim to create a faster AES decoding system in FPGA
The-Impact-of-Wave-Pipelining-on-Future-Interconn
- The Impact of Wave Pipelining on Future Interconnect Technologies
Wave-Pipelining-A-Tutorial-and-Research-survey.zi
- Wave-pipelining is a method of high-performance circuit design which implements pipelining in logic without the use of intermediate latches or registers. The combination of high-performance integrated circuit (IC) technologies, pipelined arch
Pipeline
- Labview FPGA code for pipelining