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vga_hex_disp.rar
- 该项目可在VGA显示器上显示ＲＡＭ或ＲＯＭ中的十六进制数据，使用ＶｅｒｉｌｏｇＨＤＬ语言编写，在ＱｕａｒｔｕｓＩＩ开发环境下验证。,The Project displays the content of memory cells in the form of hexadecimal numbers. It uses RAM and ROM memory modules available through special functions. This is why before compilin
DE2_NIOS_HOST_MOUSE_VGA
- 在DE2开发板上实现的VGA输出游戏。硬件用Verilog语言编写，在Quartus上编译；软件用C语言编写，在Nios2上编译运行。把DE2板和显示器键盘连起来即可使用。-Development in the DE2 board game to achieve the VGA output. Hardware using Verilog language, compiled in the Quartus software with C language, compiled to run in
DS18B20
- 8位单片机与DS18B20并行双向通信。 Quartus II 8.1项目工程文件. 主源程序文件为DS18B20.v,里面有详细注解。 例子： DS18B20 数据地址 0xf000（ROM=0） DS18B20 ROM指令地址 0xf001（ROM=1） 外部电源供电且只有一DS18B20的读取法： 发送CC到0xf001, 等待busy=0说明器件已准备好, 读0xf001的Bit1=1说明存在器件,Bit0=1为控制忙(可以省略此步） 发送44
QuartusII9.0crack
- quartus 2 v.9.0 program
DDS_Set
- AD9852，DDS芯片接收数据逻辑。（Verilog语言）-AD9852, DDS chips receive data logic. (Verilog language)
VGA
- 用verilog在quartus环境下开发VGA彩色信号显示-verilog，quartus，vga
DE2_70_VGA
- 在Quartus中，用de2-70开发板下载实现视频图像处理！很值得认真学习！-In the Quartus in development board with the de2-70 image processing for video downloads! Is worthy of serious study!
Verilog_seg7
- Quartus的原理图和.v文件混合输入编程-The mixed input method of schematic File and Verilog HDL File for Quartus II
pinlvji2
- verilog语言，quartus下实现频率计，内附原理图以及详细说明。 一共6个.v模块，其中一个是top，其余都是子模块。 测量频率的原理很简单，对一定时间内待测信号的上升沿的个数进行记录即可。 单位khz，四位数码管，小数点可以处于其中任何一位，假设数码管由高到低定义成HEX3，HEX2，HEX1，HEX0，那么当hex0的小数点点亮时，表示xxxx khz，hex1的点亮时，xxx.x khz，依次类推。 为保证精度，当时xxxx khz时，最小分辨率应该是1khz，所以
adder_carry_chain
- 使用verilog语言实现进位链加法器,quartus下编译，并使用modelsim进行了验证，内含carry_chain.v代码文件以及testbench文件-use verilog language,carry_chain adder
crc7
- 以crc7为例进行UVM的验证 Part 1： 搭建环境。 本文使用的Quartus II 13.1（64 bit），器件库MAX V。写了一个Verilog的简单的crc7。 仿真环境是ModelSim 10.2c。虽说自带UVM库。但是，没找到Modelsim自带的uvm_dpi.dll，于是，还重新编译了一番。 本文在win 10下。下载uvm-1.1d（现在最新版本有1.2d了），放好。(crc7 code by system verilog language)
elevator
- 八层电梯，有密码开关，警报开关，quartusⅡ综合，cycloneⅤ的板子(There are password switches, alarm switches, and eight layers of elevator display, Quartus II synthesis, cyclone V board.)