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搜索资源列表

  1. spi_controller

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  2. SPI控制器,基于VERILOG描述,分模块设计,共6个模块,时钟产生模块,移位模块,主模块,从模块,定义模块,顶层模块。-SPI controller, based on the VERILOG descr iption, sub-module design, a total of six modules, clock generation module, shift module, main module, from the modules, custom module, top modul
  3. 所属分类:VHDL编程

    • 发布日期:2012-10-31
    • 文件大小:492262
    • 提供者:Liuhuan
  1. cycle_time

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  2. *51单片机时序总驱动 *包括并口的6800和8080,串口的I2C,SPI,1-WIRE *所有片选由上层驱动完成(I2C,1-wire为总线选择)-* 51 single-chip timing drive* The total includes the 6800 and 8080 parallel port, serial I2C, SPI ,1-WIRE* All films selected from the top drive to complete (I2C ,1-wire
  3. 所属分类:SCM

    • 发布日期:2017-03-27
    • 文件大小:3028
    • 提供者:黄聪
  1. 3310

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  2. WINAVR下液晶3310的驱动1. PB4当作RES的控制脚不妥当,因为在SPI下,PB4只能是输入,作输出控制RES不妥。 2. 屏幕的最上面一行,显示不停滚动的中文:“欢迎光临本网站!” 好像后面还跟一些乱码(不知是否WINAVR的原因)。我在程序中改变了一下,现在正常了。 -3310 under the WINAVR LCD driver 1. PB4 control RES pin as inappropriate, because in SPI under, PB4 can only
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-14
    • 文件大小:3318
    • 提供者:TheNB
  1. spi_cbb

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  2. 基于FPGA设计,verilog语言变成的,SPI通用接口模块,顶层已封装成类似标准的FIFO接口;提供仿真文件;仿真器为modelsim10.0c,波形观察debussy。-Based on the FPGA design, Verilog language into a, SPI universal interface module, the top has been packaged into a FIFO interface similar to that of the standard
  3. 所属分类:Com Port

    • 发布日期:2017-04-03
    • 文件大小:554234
    • 提供者:Zou Xingyu
  1. spi_verilog

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  2. 开发语言Verilog,实现spi总线控制,内部有顶层文件,仿真文件等。-Development language Verilog, realize spi bus control, internal top-level file, simulation files.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:7742
    • 提供者:杰克
  1. SPI

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  2. 一种基于FPGA,Verilog语言的SPI总线实现方式,顶层添加自己想要传输的内容到相应的地址就行,百分百可以。-Based FPGA, SPI bus implementations Verilog language, the top add your own content you want to transfer to the appropriate address on the line, can be hundred percent.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:8336
    • 提供者:
  1. SPIcontroler

    0下载:
  2. spi控制器,crc模块,top模块,crc测试模块,数据传输测试模块-spi controler
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:56010
    • 提供者:香蓬蓬
  1. mspi

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  2. 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试,先写后读,验证功能正确性。SPI接口电路的具体要求如下: (1)输入信号为全局复位信号reset,片选信号cs,串行输入时钟信号sclk,串行数据输入信号sdi和串行数据输出信号sdo。 (2)每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据,其中最开始的两个比特为10时表示读操作,最开始的两个比特为11时表示写操作,接着6个比特表示地址信息,再接下来
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1349
    • 提供者:粥米
  1. rna

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  2. top transmition of implement spi, compiled in vivado 2016 in basys 3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:181562
    • 提供者:ravenelco
  1. FPGA-spi

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  2. 用于fpga的spi通信,stm32与FPGA之间需要进行spi通信,文件包含接收,发送,以及top层(Spi communication for fpga)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:1024
    • 提供者:岸边树
  1. spi_controller

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  2. 串行转并行,spi串口协议,移位寄存器模块,时钟模块,宏定义参数模块(Serial parallel, SPI serial protocol, shift register module, clock module, macro definition parameter module)
  3. 所属分类:其他

    • 发布日期:2018-01-08
    • 文件大小:457728
    • 提供者:
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