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verilog
- verilog设计练习进阶,针对的读者是 verilog hdl的初学者。
verilog
- VERILOG设计实例，非常详细的例子，有交通灯，频率计，数字跑表等等例子
Verilog 设计技巧
- 本文介绍了使用verilog语言进行硬件设计的一些基本技巧-This paper describes the use of Verilog hardware design language, the basic skills
大量verilog代码
- 大量verilog设计实例
基于verilog语言的寄存器组设计代码以及文档
- 本资源详细介绍了基于verilog语言的寄存器组设计代码，并且配有相关详尽的文档介绍，通俗易懂，可以直接编译使用！
采用格雷码的FIFO控制模块（verilog）
- 异步FIFO常用于存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本例采用格雷码方式，用verilog语言实现了异步FIFO控制，大大降低误码率，提高了可靠性。
无线通信FPGA设计[田耘等编著][程序源代码Verilog]
- 无线通信FPGA设计[田耘等编著][程序源代码Verilog]
verilog乘法器设计
- verilog乘法器设计
HDLC设计代码
- verilog 设计的HDLC 链路逻辑
长帧同步时钟的verilog设计
- 长帧同步时钟的verilog设计，供初学者使用和参考。-Long frame synchronization clock verilog design for beginners to use and reference.
ref-sdr-sdram-verilog
- 标准SRD SDRAM控制器参考设计，altera提供 Verilog代码,带有使用手册，大家试试交流一下 -Standard SRD SDRAM controller reference design, altera provide Verilog code, with user manual, we try to exchange some
verilog
- verilog设计经验点滴 因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module-verilog technolog
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
VerilogHDL
- verilog设计的书籍，非常有用，需要的可以下-verilog design books, very useful
常用加法器设计
- 采用Verilog设计的几种常用加法器。(several adder designed by Verilog)
VerilogHDL的135个经典设计实例
- Verilog HDL编程设计学习程序例子，含详细说明(Verilog HDL programming design learning examples, including detailed descr iption)
verilog黄金参考指南中文版
- Verilog设计典型指导资料,学习价值较高。(Verilog design typical guidance information, learning value is higher.)
Verilog-基本语法
- Verilog设计典型指导资料,有学习的价值(Verilog design typical guidance information, has the value of learning)
《数字逻辑基础与Verilog设计》
- 学习FPGA的入门书籍，主要内容包括：逻辑电路、组合逻辑、算术运算电路、存储元件、同步时序电路（有限状态机）、异步时序电路、测试等。《数字逻辑基础与Verilog设计》(原书第2版)内容全面，概念清楚，结合了逻辑设计最新技术的发展。(Learn the introductory books of FPGA. The main contents include logic circuit, combinational logic, arithmetic operation circuit, sto
Verilog俄罗斯方块
- 本设计是verilog设计的俄罗斯方块，含有所有的源代码。(This design is Verilog designed Tetris, which contains all the source code.)