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当前位置: 首页 资源下载 搜索资源 - vhdl 逻辑分析仪

搜索资源列表

  1. cs555.rar

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  2. 这是一个用VHDL语言写的用状态机控制cs5550进行AD转换的代码,里边包含用逻辑分析仪进行分析的文件。具有很强的可移植性。,This is a work written in VHDL language using state machine control cs5550 for AD conversion code inside that contains the logic analyzer with an analysis of documents. Are highly portab
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-14
    • 文件大小:21.26mb
    • 提供者:是傲霜
  1. cpld1

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  2. 简易逻辑分析仪的vhdl程序,用于epm7128经测试可用-Simple logic analyzer vhdl procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.39mb
    • 提供者:朱亚东洋
  1. Logic

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  2. 基于51和FPGA的逻辑分析仪设计 用C语言编写程序和用VHDL编写硬件程序设计-ayreyeyreyreaeyayayay ryjriyteieytioytoeoo
  3. 所属分类:SCM

    • 发布日期:2017-03-29
    • 文件大小:423kb
    • 提供者:丁威
  1. dds2

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  2. 同样逻辑分析仪中部分硬件描述语言VHDL做的DDS模块,-The same part of the logic analyzer in VHDL hardware descr iption language modules do DDS,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:729byte
    • 提供者:zengyong
  1. VHDLbasicExampleDEVELOPEMENTsoursE

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  2. 这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapte
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:135.53kb
    • 提供者:wuyu
  1. multifreqvhdl

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  2. 资料是本人根据相关文献资料用vhdl语言编写的旋转机械鉴相信号倍频的程序,multifre1.vhd是倍频程序,multifre1.vwf是仿真波形文件,stp1.stp是虚拟逻辑分析仪signaltap文件。该倍频程序可以直接使用,可以设置倍频数,修改实体参数N即可。-According to the literature data is the information I have written in with vhdl Rotating Machinery Kam believe tha
  3. 所属分类:Project Design

    • 发布日期:2017-04-09
    • 文件大小:1.37mb
    • 提供者:lwj
  1. luoji1lu

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  2. 逻辑分析仪 简易逻辑分析仪 单级触发 有时间做作三级触发 只有在有触发字的时候 才有输出 输出八路波形 似乎有点小问题波形不是很清楚-Simple logic analyzer logic analyzer to trigger single-stage trigger time affected only three words in a trigger only when the output waveform output seems a little small pr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:855.33kb
    • 提供者:宋杰
  1. sin

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  2. QUARTUSS||环境下的简易正弦信号发生器的设计,VERILOG 代码,用到了嵌入式逻辑分析仪-QUARTUSS | | environment simple sinusoidal signal generator, VERILOG code, use the embedded logic analyzer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:2.82mb
    • 提供者:sujiebin
  1. fenxiyi

    0下载:
  2. 这主要是基于VHDL简易逻辑分析仪,fpga设计里面各个模块的源程序-This is mainly based on VHDL simple logic analyzer fpga design inside the module source
  3. 所属分类:Other windows programs

    • 发布日期:2017-11-25
    • 文件大小:2.43kb
    • 提供者:wantiema
  1. sine-function-generator-by-VHDL

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  2. 1、本实验模拟正弦函数发生器 2、使用逻辑分析仪查看波形 3、/proj/simulation目录中可以在modelsim中仿真-1, this experiment simulated sine function generator 2, the use of logic analyzer to check waveform 3,/proj/simulation directory in the modelsim simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:25.83mb
    • 提供者:朱岩
  1. ADS7822

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  2. 基于VHDL语言的串行AD转换及SignalTap嵌入式逻辑分析仪应用-AD conversion and serial SignalTap embedded logic analyzer application based on VHDL language
  3. 所属分类:assembly language

    • 发布日期:2016-12-08
    • 文件大小:933kb
    • 提供者:陈然
  1. max31855开发资料

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  2. MAX31855热电偶转换器开发流程 一、 准备硬件和相关知识 1. 硬件:一块开发板、逻辑分析仪、热电偶(常用的K型热电偶)、杜邦线等; 2. 相关知识: VHDL基础、SPI通信; 二、 max31855datasheet编程用到的部分: 1.电路连接图 2.串行接口时序特性 3 .串口时序 4.引脚分配 5.热电偶温度格式 三、程序编写 /** *****
  3. 所属分类:编程文档

    • 发布日期:2020-03-15
    • 文件大小:729.1kb
    • 提供者:guitianxia
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