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当前位置: 首页 资源下载 搜索资源 - vhdl 24 hour clock

搜索资源列表

  1. MyClockTest

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  2. 这是我电子线路测试的作业,在FPGA板上实现数字钟,(Max2环境)采用VHDL语言编写,非常适合初学者。具备24小时计时,校时,低高音整点报时,定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitable for beginners. 24-hour time,
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:507269
    • 提供者:blacksun
  1. CLOCK

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  2. 文通过ALTERA公司的quartus II软件,用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为:计时功能,24小时制计时显示;通过七段数码管动态显示时间;校时设置功能,可分别设置时、分、秒;跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
  3. 所属分类:Other systems

    • 发布日期:2017-03-22
    • 文件大小:182531
    • 提供者:张保平
  1. clock

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  2. 描述了24小时计时的数字钟,同时具有分秒计时的功能-Described a 24-hour digital time clock, at the same time every minute timer function
  3. 所属分类:assembly language

    • 发布日期:2017-04-01
    • 文件大小:11319
    • 提供者:金珊珊
  1. Time

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  2. 24小时时钟设计程序,含有时,分,秒的电路设计,基于VHDL语言,用Quartus 2程序实现。-24-hour clock design process, with hour, minute, second circuit design, based on the VHDL language, using Quartus 2 program.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-17
    • 文件大小:383172
    • 提供者:张苏昕
  1. myclock

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  2. 用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选,12小时制时有上下午指示;当计时到预定时间(此时间可手动设置)时,扬声器发出闹铃信号,闹铃时间为10秒,可提前终止闹铃。-VHDL language used to achieve a display hours, minutes and seconds of the clock: when can be manually corrected and points 12 hours, opt
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:383190
    • 提供者:旭东
  1. EDA

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  2. 以前学EDA的时候做过的四个小程序,分别是24/12小时制数字钟、数字频率计、乐曲播放电路、多人智力竞赛抢答器-EDA previously done when the four small procedures are 24/12 hour digital clock, digital frequency meter, circuit music players and many more devices quiz Answer
  3. 所属分类:Other systems

    • 发布日期:2017-03-25
    • 文件大小:461667
    • 提供者:王宇
  1. clock

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  2. 本文档采用VHDL语言编写了一个数字时钟的程序,该数字时钟采用24小时制计时,可以实现整点报时,时间设置,闹钟等功能。最小分辨率为1秒。-VHDL language in this document using a digital clock to prepare the procedure, the digital clock 24-hour time system, you can bring the whole point of time, time settings, alarm clo
  3. 所属分类:Other systems

    • 发布日期:2017-04-02
    • 文件大小:681184
    • 提供者:cindy
  1. VHDL

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  2. (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4061
    • 提供者:malon
  1. zhangjun

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  2. 用硬件描述语言实现数字钟的设计,实现正常计时,报整点时数,电台整点报时,12小时制与24小时制转换等功能。其中有代码和仿真结果-Using hardware descr iption languages digital clock design, implement the normal timing, the whole point, the number of newspaper, radio and the whole point timekeeping, 12-hour and 24-h
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:208000
    • 提供者:张军
  1. clock

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  2. 有时分秒显示,定时功能,24小时12小时转换的时钟vhdl编写-Sometimes, minutes and seconds display, timing function, a 24-hour clock 12-hour conversion write vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:426545
    • 提供者:deyi
  1. DigitalClock

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  2. 基于FPGA的数字电子钟设计,系统总程序由分频模块、“时分秒”计数器模块、数据选择模块、报时模块、动态扫描显示和译码模块组成。得到一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时,显示满刻度为23时59分59秒,另外有校时、校分和整点报时功能,并通过数码管驱动电路显示计时结果。-FPGA-based design of digital electronic clock, the system program by the total frequency modul
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-01
    • 文件大小:63477
    • 提供者:sunnan
  1. VHDL_clock

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  2. VHDL数字钟设计程序 设计要求 基本要求: 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响);--VHDL design process digital clock design basic requirements: 1.24 hours count display 2, when a school function (hour, minute) additional requirements: 1, to achieve alarm (
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:71632
    • 提供者:苹果熊
  1. VHDLDigitalClock

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  2. 数字钟的VHDL语言实现基本功能,包括 1、24小时计数显示; 2、具有校时功能(时,分) ; 附加要求: 1、实现闹钟功能(定时,闹响); -Digital clock in the VHDL language for basic functions, including 1,24-hour count display 2, when a school function (hour, minute) additional requirements: 1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1465
    • 提供者:xiezunzhong
  1. yt7132_clock

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  2. 用VHDL语言编写的12/24小时时钟,利用EDA系统软件QuartusII环境下基于FPGA/CPLD的数字系统设计方法-VHDL language with the 12/24 hour clock, the use of EDA software QuartusII environment based on FPGA/CPLD design of digital system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2105880
    • 提供者:Cherry
  1. VHDL-ALARM

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  2. 要求设计一个带闹钟功能的24小时计时器 它包括以下几个组成部分: ① 显示屏:4个七段数码管显示当前时间(时:分)或设置的闹钟时间;一个发光二极管以1HZ的频率跳动,用于显示秒; ② 按键key1,用于设置调时还是调分; ③ 按键key2,用于输入新的时间或新的闹钟时间,每按下一次,时或分加1; ④ TIME(时间)键,用于确定新的时间设置; ⑤ ALARM(闹钟)键,用于确定新的闹钟时间设置,或显示已设置的闹钟时间; ⑥ 扬声器,在当前时钟时间与
  3. 所属分类:软件工程

    • 发布日期:2017-03-26
    • 文件大小:259321
    • 提供者:洪巨成
  1. shuzizhong

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  2. 使用vhdl语言设计电子钟。具有时、分、秒计数功能,且以24小时循环计时。计时结果要用6个数码管分别显示时、分、秒的十位和个位。具有清零功能。 -Use vhdl languages ​ ​ designed electronic clock. Has hours, minutes, seconds count and a 24-hour cycle timing. The timing results use six digital tube display hours
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-29
    • 文件大小:322721
    • 提供者:陈小龙
  1. alarm

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  2. VHDL,多功能数字钟:具有年、月、日、时、分、秒计数显示功能,以24小时循环计数;具有整点报时功能;可以对年、月、日、时、分及秒进行单独校对,使其校正到标准时间-VHDL, multifunction digital clock: a year, month, day, hour, minute, seconds count display features a 24-hour cycle The whole point timekeeping function possible for
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:589557
    • 提供者:yaonan
  1. ClockQUARTUSVHDL

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  2. 12/24小时数字时钟VHDL设计 包括顶层文件的设计和VHDL源程序-12/24 hour digital clock design, including the top-level VHDL design and VHDL source code file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:315232
    • 提供者:
  1. shuzizhong

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  2. (1)24小时计时显示(时分秒); (2)具有时间设置功能(时,分) ; (3)具有整点提示功能; (4)实现闹钟功能(定时,闹响);((1) 24 hour time display (time, minute, second); (2) have time setting function (time and minute); (3) it has the function of whole point. (4) realize the alarm clock function
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:4346880
    • 提供者:Goddd
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