CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 搜索资源 - vhdl programs

搜索资源列表

  1. 经典设计VHDL源代码

    0下载:
  2. 非常好的VHDL小程序。内容齐全。基本的功能都有。-very good VHDL small programs. Content complete. The basic functions have.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:44474
    • 提供者:林玉儿
  1. SPIsend.rar

    0下载:
  2. Verilog HDL的程式,上網找到SPI程式, vspi.v這程式相當好用可用來接收與傳送SPI,並且寫了一個傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進行模擬,而最外層的程式是test_createspi.v!,Verilog HDL programs, Internet find SPI program, vspi.v this very useful progra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:146157
    • 提供者:Rick
  1. epcs_controller

    0下载:
  2. 用verilog 语言写的可配置控制器程序用于实现fpga软件程序的存储-Verilog language used to write programs that can configure the controller fpga software programs used to implement the storage
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3209
    • 提供者:tianyu
  1. mul

    0下载:
  2. 八位乘法器的VHDL程序,按照乘法的运算规则利用分支语句判断所有情况,最后累加求的结果-8 multiplier VHDL programs, in accordance with rules of multiplication operations to determine all the circumstances of the use of a branch statement, the final cumulative result of demand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1049
    • 提供者:sujunlong
  1. uart_EP3C16_FIFO

    1下载:
  2. Verilog编写的串口RS232收发字符串程序,使用FIFO作为数据缓冲区,有效收发字符串长度为256字节,解决了利用串口调试工具与FPGA通讯只能收发单字节的问题.-Programs for uart/RS232, it can receive and transmit strings.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-11-10
    • 文件大小:6756352
    • 提供者:515666524
  1. 01.ISE8.2

    0下载:
  2. 这个是我用的合众达试验箱里面的资料。合众达试验箱里面集成的是xilinx的virtex4,这个是在ise环境中审计的程序,包括led,da/ad转换实验,键盘实验,以及rtc读取和lcd显示等。-vhdl programs that used by xilinx virtex4
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-01
    • 文件大小:14129382
    • 提供者:肖姗姗
  1. eetc_gps_all_01

    0下载:
  2. 一本全面简绍GPS的书籍,包括芯片产品,方案,厂商,产品的选型等等方面,是电子工程师在对GPS入门及产品选型不可多得的好书。-A comprehensive GPS Shaozeng Jane books, including products, programs, vendors, product selection, etc., an electronic engineer in the GPS Introduction to Product Selection and rare books
  3. 所属分类:GPS develop

    • 发布日期:2017-03-29
    • 文件大小:596345
    • 提供者:fanmin
  1. FPGA_signal_general

    0下载:
  2. 摘 要:介绍了直接数字频率合成 (DDS) 技术的基本原理,给出了基于Altera公司FPGA器件的一个三相正弦信号发生器的设计方案,同时给出了其软件程序和仿真结果。仿真结果表明:该方法生成的三相正弦信号具有对称性好、波形失真小、频率精度高等优点,且输出频率可调。 关键词:直接数字频率合成;现场可编程门阵列;FPGA;三相正弦信号-Abstract: Direct Digital Synthesis (DDS) technology, the basic principles are giv
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:102056
    • 提供者:赵文
  1. sram_controller

    0下载:
  2. sram 控制器的三种实现方案,来自xinlix工程师之手,不可多得-sram controller implementation of the three programs, from the hands of engineers xinlix, rare
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-08
    • 文件大小:6410
    • 提供者:刘太联
  1. fpgatongxin

    0下载:
  2. 是fpga和单片机的通信方案,双向的数据传出!-Is a single-chip fpga and communications programs, two-way data reports!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:624579
    • 提供者:张宏伟
  1. PSKcodeconversion

    0下载:
  2. 利用硬件描述语言VHDL实现PSK信号相对码和绝对码的转换-Two VHDL programs to realize the PSK signals conversion between absolute and relative code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:745
    • 提供者:yuanzongliang
  1. UART

    0下载:
  2. 包含一个在QUARYUS环境下运行的UART的工程,实际在EP2C20Q240上调试成功的通用串口VHDL程序-The QUARYUS environment contains a UART to run the project, the actual success of the EP2C20Q240 Universal Serial debugging VHDL programs
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2151003
    • 提供者:王果
  1. 13105886-vhdl-lab-programs

    0下载:
  2. vhdl programme on lfsr
  3. 所属分类:Project Design

    • 发布日期:2017-04-25
    • 文件大小:290259
    • 提供者:rahul
  1. vhdl

    0下载:
  2. there is Design a butterworth low pass IIR filter. (a) Using butterworth to design an IIR low pass filter with Fs=8192hz and Fpass =1000 and Fstop =1200. You use the minimum order of filter. And match exactly at pass band. and other progr
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-29
    • 文件大小:2339
    • 提供者:fathima
  1. VHDL

    0下载:
  2. (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4061
    • 提供者:malon
  1. vhdl-programs

    0下载:
  2. this file contain some general vhdl programs .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:12588
    • 提供者:rasmi
  1. VHDL

    0下载:
  2. VHDL PROGRAMS ON FRENCH LANGAGE
  3. 所属分类:software engineering

    • 发布日期:2017-12-10
    • 文件大小:1795672
    • 提供者:othman
  1. vhdl-programs

    0下载:
  2. vhdl source codes for various digital systems
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7316
    • 提供者:princemathew
  1. vhdl programs

    0下载:
  2. vhdl programs for sequential circuits
  3. 所属分类:VHDL编程

    • 发布日期:2014-02-28
    • 文件大小:118784
    • 提供者:priyanka
  1. vhdl

    0下载:
  2. vhdl program vhdl programs with result device summary
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:96125
    • 提供者:Hemant Kumar
« 12 3 4 5 6 7 »
搜珍网 www.dssz.com