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VHDLdigital
- 7段数码管译码器设计与实现 一．实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果
guangshanweiyiceiangkongzhixitong
- 精密工作台的光栅位移测量和控制系统 精密工作台的光栅定位测量和控制系统的设计 介绍了 国内外现状和光栅检测的历史。当今采用的原理和总体方案，放大整形、5倍频电阻链细分并联4细分辨向电路，24位可逆计数器 -Grating displacement precision stage control system for precision measurements and positioning table of the raster measurement, and control syste
motor-control
- 可逆计数器，有多重用途，可独立应用，亦可作为系统的一个模块！使用方便，-cycle count
R_m_counter
- 本工程为一个可变模的可逆计数器，通过外部设置可以改变模数，方便使用！-This project is a model of reversible variable counter, setting can be changed by an external module, easy to use!
CPLD
- verilog编写的加减6路可逆计数器，用于FPGA对6路脉冲信号的计数-verilog written addition and subtraction 6 way reversible counter for FPGA on the 6-channel pulse count
inverse_counter
- 利用ALTERA的DE2实现4位可逆计数器，并进行7段译码显示，VHDL编写-4-bit counter with 7-segment display using VHDL
VHDL-node
- VHDL的一些实验代码，其中有4位可逆计数器，4位可逆二进制代码－格雷码转换器设计、序列检测器的设计、基于ROM的正弦波发生器的设计、数字密码锁的设计与实现-Some experiments of VHDL code, which has four reversible counters, four reversible binary code- Gray code converter design, sequence detection Design, ROM-based sine wav
3-vhdl
- VHDL实验 4位可逆计数器的设计与实现-4 reversible counter
reversible-counter
- 实现在5~12之间计数的可逆计数器,并转储所有变量到VCD文件。-Reversible counter counts between 5 and 12, and dump all the variables to the VCD file。
counter_up_down
- VHDL语言写的可逆计数器，两路输入，可加可减-VHDL language of the reversible counter
cx
- 变模可逆计数器的VHDL功能描述，是数字锁相环的一个期间的程序-Reversible counter variable mode
kt1
- 基于FPGA的可控100进制可逆计数器，运行环境maxplus-Controlled 100 hex reversible counter FPGA-based operating environment maxplus
YKQ
- 可逆计数器 一个可逆的十进制计数器，控制端为1时加计数，为0时减计数-Decimal counter the reversible counter a reversible control end 1:00 plus count, count down for 0:00
counter4
- 用有限状态机实现16位可逆计数器，有使能位，可以异步清零-16 reversible counter finite state machine, the enable bit asynchronous clear
counter
- vhdl语言做的4位可逆计数器和格雷码转换器，包括具体代码和仿真结果-vhdl language do four reversible counter and Gray code converter, including a specific code and simulation results
Digital-system-EDA
- 四位二进制数可预置可逆计数器设计 学习使用MAX+PlusⅡ文本编辑器的模板输入方法,熟悉常用语句的语法现象，掌握VHDL功能描述和结构描述的方法。-Four binary number can be preset the reversible counter design learning using a text editor MAX+Plus Ⅱ template input method, familiar with common statement syntax phenomenon
delay-procedures
- 介绍了PIC16F84的可逆计数器，以及延时程序编写。-PIC16F84' s reversible counter, as well as delay programming.
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- 该设计 这样一种基于单片机控制系统的抢答器，其主要是由三个部分构成：一个是由几个D触发器的构成的用于抢答的部分，一个是由几个JK触发器和74LS4511构成用于倒计时，另外一部分则是由两个74190构成的一个可逆计数器，即计分器，外加各部分子电路及其驱动程序，能很好的完成此项设计-The design is designed in such a microcontroller-based control system Responder, which is mainly composed of
VHDL_ReversibleCounter
- 可逆计数器(两位十六进制,以十进制方式显示即从00,01数到14,15然后00,01再到根据10hz晶振(低频都可选,视板子情况而定)作为时间脉冲计数,rst键可以重置(清零 )计数器,drct键选择加法计数还是减法计数.-2-bit-Hexadecimal Reversible Counter(decimal display)
DDS
- 第一，DDS模块是一个比较常用的用数字方式实现模拟信号的方法，以前一直只用了频率控制，这一次还通过深入理解用上了相位控制，从这个角度来讲，可以用FPGA小菜一碟的实现频率和相位可控的多通道SPWM波，然后再去外加上RC滤波电路和运放电路就可以实现可控正弦波。 第二，这里的DDS模块还有产生一个可逆计数器的计数使能时钟和方向控制时钟，需要具体说说的是，如果你输出的正弦值是8位的，那么你的计数器的计数范围是在0---255---0，如果你输出的正弦值是9位的，那么你的计数器的计数范围是在0--