CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名:吴****

发送消息
  • Email:
    用户隐藏
  • Icq/MSN:
  • 电话号码:
  • Homepage:
  • 会员简介:

最新会员发布资源

  1. IIC

    0下载量:
  2. 用标准Verilog HDL 语言编写的IIC总线IP核,详细定义了时序及输入输出, 可以直接应用-Standard Verilog HDL language of the IIC bus IP core, a detailed definition of the timing and the input and output, can be applied directly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:2805
搜珍网 www.dssz.com