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  2. 计数显示电路。由十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel(两位),输出到七段数码管的数据信号ledout(七位)。-Count displa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3293
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