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  1. verilogfile

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  2. 现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-07
    • 文件大小：718512
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