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  1. vhdl_clock

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  2. VHDL实现数字时钟,利用数码管和CPLD 设计的计数器实现一个数字时钟,可以显示小时,分钟,秒。程序主要要靠考虑十进制和六十进制计数器的编写。 以上实验的程序都在源代码中有详细的注释-VHDL digital clock, the use of digital control and CPLD design to achieve a number of counter clock, show hours, minutes and seconds. The procedure depends
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:324949
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