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  1. Electric_clock_design_with_VHDL

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  2. 本次设计的电子钟具有正常计时,时间手动设置,闹钟,秒表四种功能,能够输出24小时制的时间。 电子钟上电reset后,即以默认设置的时间00:00:00开始正常计时,工作模式为计时模式。mode键是工作模式切换键,按照计时—设置—闹钟—秒表四种模式一次切换。在正常计时模式下,按一下mode键切换至设置模式,left和right键用来调整小时或分钟使能被设置,up和down键用来调整时间,调整单位是1;设置好时间后按start_stop键确认(此处使用start_stop键作为ok键使用)。闹钟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:475678
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