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  1. Chapter4

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  2. Chapter4文件夹: (1)实验1:编码器实验,完整的设计工程文件在CODER文件夹下 (2)实验2:译码器实验,完整的设计工程文件在DECODER7文件夹下 (3)实验3:加法器实验,完整的设计工程文件在ADDER和ALU文件夹下 (4)实验4:乘法器实验,完整的设计工程文件在4BITMULT文件夹下 (5)实验5:寄存器实验,完整的设计工程文件在SHIFT8R和SHIFT8文件夹下 (6)实验6:计数器实验,完整的设计工程文件在COUNT10文件夹下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-31
    • 文件大小:1654644
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