CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 会员管理中心 查看会员资料

查看会员资料

用 户 名：君***

发送消息
  • Email：
    用户隐藏
  • Icq/MSN：
  • 电话号码：
  • Homepage：
  • 会员简介：

最新会员发布资源

  1. counter

    0下载量：
  2. 将50MHz时钟信号分频为1Hz,对1Hz方波信号进行计数，并利用4连体数码管进行动态显示-50MHz clock signal at a frequency of 1Hz, to count the 1 Hz square wave signal, and using 4 Siamese digital tube dynamic display

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-11-10
    • 文件大小：937
搜珍网 www.dssz.com