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  1. stack_16x8

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  2. VHDL语言写的16x8堆栈模块设计,存储器全满时给出信号并拒绝继续存入;读出时按后进先出原则;存储数据一旦读出就从存储器中消失;有相应的testbech文件,经测试可用。对小型设计很有用!欢迎下载交流学习。-Write VHDL 16x8 stack module design, memory signal is given full and refused to continue the deposit readout LIFO principle store data read out
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:1242
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