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  1. edasingene

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  2. 基于FPGA的正弦信号发生器的设计，用verilog语言实现，可调整频率和周期。-FPGA design based on sinusoidal signal generator with verilog language, adjust the frequency and period.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2014-12-07
    • 文件大小：604160
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