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  1. cpu_uart_leds_ip

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  2. 基于Altera 的一个IP核,能完成串口收发,以及自定义IP,可以作为自定义AXI总线接口的例子(Based on Altera's IP core, to complete the serial transceiver, as well as custom IP, as a custom AXI bus interface example)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:19784704
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