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lsxarrange
- 完成流水线安排问题的解决，具体问题描述如下： 有m台不同的机器，n个不同的工件。每个工件有多道工序，每道工序由指定的机器在固定的时间内完成。一道工序一旦开始处理，就不能中断。每台机器一次只能处理一道工序。一个调度就是决定每台机器上工序的处理顺序，使得机器完成所有工件的时间最短。具体的，该问题就是要求在满足（1）、（2）两个约束条件的前提下，确定每台机器上工序的顺序，使加工的时间跨度（从开始加工到全部工件都加工完所需要的时间）达到最小。其中，（1）表示工件约束条件：对每个工件而言，机器对它的加
MutiplierDesign
- 流水线乘法器,vhdl语言描述, 希望对大家有所帮助 -pipelined multipliers, vhdl language, we hope to help
WinDLXcourseDesign
- WinDLX的实验,除了代码优化的部分全部完成,包括流水线的分析.-WinDLX experiments, in addition to the optimization of code completion, including pipeline analysis.
DM642asm_c
- 一个TIDM642DSP处理器测试程序，分别用C和ASM编写，ASM分别用10~6个循环实现，适宜学习流水线编程手段和熟悉汇编命令-a TIDM642DSP processor test procedures were used to prepare C and ASM. ASM respectively 10 ~ 6 cycling and appropriate learning tools and programming pipeline familiar with the compila
leg_source
- verilog hdl编写,六段流水线CPU.程序完整，功能强惊。分为多模块编写-verilog hdl prepared replace pipelined CPU. The integrity of the process, strong function scared. Divided into multiple modules prepared
dsp_addmul
- DSP流水线算法，适用于对ＤＳＰ进行较深研究的人员使用-pipelined DSP algorithm that applies to the DSP for deeper study of the use of
Godson1
- 龙芯一号的数据手册！ 通用32 位微处理器，支持MIPS-III 指令 主频为200~266MHZ 基于操作队列复用的高效7 级标量流水线 高效的64 位浮点流水单元 浮点性能220 MFLOP @250MHz 内置MMU、TLB 实现从程序虚拟地址到CPU物理地址的转换-Godson manual data on the 1st! Definitive 32 microprocessor, support MIPS-III Directive megabyte of 2
fpgaJPEGdcode
- 基于fpga的JPEG编解码器设计，采用流水线优化解决时间并行性问题，提高DCT/IDCT模块的运行速度。-based fpga JPEG codec design, the flow of time to solve optimization problems in parallel, enhance DCT / IDCT module of the operating speed.
fft_flp32_Complex
- 文件包为浮点快速傅立叶变换（32点）的汇编代码，运行在ADI的Visual DSP++平台上，由于结合了并行流水线指令，该算法具有很高的运行效率，可以被广泛使用在高速数字信号处理方面。-package for floating-point fast Fourier transform (32 points) compiled code, ADI operations in the Visual DSP platform, thanks to a combination of a parallel
liushuixian
- 一个简单的算法设计程序，用C++编写，实现流水线的调度。-a simple algorithm design process, using C, the realization of the pipeline scheduling.
firfilterdesignoffpga
- 提出了一种基于FPGA的高阶高速F IR滤波器的设计与实现方法。通过一个169阶的均方根 升余弦滚降滤波器的设计,介绍了如何应用流水线技术来设计高阶高速F IR滤波器,并且对所设计的 FIR滤波器性能、资源占用进行了分析。
bbb
- AVS运动补偿电路的VLSI设计与实现 提出了一种基于AVS标准的高效的运动补偿电路硬件结构，该设计采用了8 X 8块级流 水线操作，运动矢量归一化处理和插值滤波器组保证了流水线的高效运行以及硬件资源的最优 利用。采用Verilog语言完成了VLSI设计，并通过EDA软件给出仿真和综合结果。
rgb2yuv
- verilog编写，rtl风格，流水线设计，实现图像rgb格式到yuv格式的转换。
DES-pipeline
- 主要介绍算法的实现方式和流水线实现，而且有详细的原理介绍，推理，源码和仿真结果
cordic_3
- 流水线结构的cordic，可以输出sin/cos
pdf417
- 二维码解码此系统可应用于需要对二维码进行识别的各种领域，尤其适合高速流水线的二维码检测
clk_div
- VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
add_1p
- 2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
add_2p
- 2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA
add_3p
- 3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA