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pll
- 仿真了锁相环工作到一定时间后达到锁定状态的过程，程序采用的是一阶RC低通滤波器即二阶一型环
PLL
- DP256_HCS12_PLL锁相环驱动程序
pll
- 该程序实现的锁相环，运行环境为matlab，二阶的环路滤波器
DDS
- FPGA中实现基于查找表方式（LUT）的DDS实现，可用在数字下变频和COSTAS锁相环中，Verilog编写，本人已经调通
dpll_demo
- 一个实现简单的数字锁相环Verilog代码，本人借鉴网上现有的代码后经修改在Cyclone II上调通实现，里面有ModelSim仿真成功的波形图
A1
- 基于ADF4106的锁相环程序，4106由单片机C8051F530提供控制字，输出频率3.6GHz，已经在单班上进行过调试。
Voltage_Controlled_LC_Oscillator
- 电压控制LC振荡器，采用凌阳十六位单片机SPCE061A完成电压控制LC振荡器的控制。采用锁相环式频率合成器技术，由SPCE061A实现对PLL数字频率合成器的控制。此程序基于凌阳十六位单片机SPCE061A的u nSP IDE开发环境。
PLL
- 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
UYYTY
- 一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
pllddfs
- 一种基于锁相环的数字频率合成器的设计
c8051f120_PLL
- c8051120锁相环，定时器3的初始化和使用
SW
- FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
mc145170
- 这是锁相环芯片MC145170程序，单片机是用at89s52的
SC9257AZ
- 适合做汽车音响的朋友参考 9257锁相环中文资料
S3C44B0X-test
- s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化，包括： 禁止看门狗； 禁止所有中断； 初始化存储器（包括SDRAM）； 设定锁相环倍频； 使能所有单元模块时钟； 初始化堆栈； 设置中断等等 C语言代码主要是应用代码，包括： 设置使用指令缓存； 修改系统主时钟为32MHz； IO端口功能、方向设定； 初始化中断； 初始化DMF50081液晶模块； 蜂鸣器测试； 液晶显示测试； LED输出测试；
test1
- system view实现锁相环，含AM、FM、PM
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数