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freerisc8_11.zip
- 8位RISC CPU的VERILOG编程 SOURCECODE
RISC_CISC
- CPU从指令集的特点上可以分为两类：CISC和RISC。我们所熟悉的 Intel 系列CPU就是 CISC 的 CPU 的典型代表。那么，RISC 又是什么呢？RISC是英文Reduced Instruction Set Computer的缩写，汉语意思为\"精简指令系统计算机\"。相对应的CISC就是\"复杂指令系统计算机\"的意思。 随着大规模集成电路技术的发展，计算机的硬件成本不断下降，软件成本不断提高，使得指令系统增加了更多更复杂的指令，以提高操作系统的效率。另外，同一系列的新型
RiscCPU8
- 可综合的VerilogHDL设计实例: ---简化的RISC 8位CPU设计简介---
RiscCpu
- 4位RISC指令CPU源码,需要的朋友可以看看!
mips_project
- 我用verilog写的risc指令集的mips的cpu。可以支持定点运算。顶层单元是top。-I used to write verilog mips risc instruction set of the cpu. To support fixed-point arithmetic. Top-level unit is the top.
cputest.rar
- 自己刚写的一个RISC的cpu，位宽16，主要是测试其中的逻辑，数据宽度是一位，可以很容易扩展,Writing just one of their own RISC the cpu, bit 16, are testing one of the main logic, data width, a, can be easily extended
Pccard
- pccard driver s3c2440.The S3C2440A offers outstanding features with its CPU core, a 16/32-bit ARM920T RISC processor designed by Advanced RISC Machines, Ltd. The ARM920T implements MMU, AMBA BUS, and Harvard cache architecture with separate 16KB
Arca2Core
- Arca2的规格文档，一种RISC结构CPU。-Arca2 specification documents, a RISC structure of CPU.
cpudesheji
- CPUname是RISC处理器，采用普林斯顿体系结构，CPU与数据存储器间的通信使用Load/Store指令实现，数据存储采取统一的32位字长格式，32位定长指令，地址指令格式。使用专用数据通路结构，四级流水线，分为取指及译码，取数，运算，回写四步，拥有相关专用通路以解决数据相关问题,对跳转指令应用分支预测技术，使其不影响流水。-CPUname is a RISC processor, using the Princeton architecture, CPU and data memory,
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- HCS12X微控制器系列是HCS12系列的升级版，XGate外围处理器又是其重要的组成原件。XGATE是一款能够独立运行在主CPU上的可编程内核，可以匹配所有S12终端以及RISC设备。本篇应用比价就介绍了如何配置以及使用XGATE。-HCS12X micro-controller family is the HCS12 series of upgrades, XGate external processor is also an important component of its origi
mips
- cpu---risc---mips源代码-cpu---risc---mips
MTP4
- 高性能RISC CPU： • 仅需学习35条指令： - 除跳转指令外，所有指令均为单周期指令 • 工作速度: - 振荡器/ 时钟输入为DC-20 MHz - 指令周期为DC -High-Performance RISC CPU: • Only 35 Instructions to Learn: - All single-cycle instructions except branches • Operating Sp
cpu3
- 简易CPU可执行8条简单指令,如：add,xor,and等-risc cpu
risc8_cpu_verilog
- 该实例设计的RSIC-CPU总线结构采用数据线（8位）和指令线（12位）独立分离的哈弗结构，把存储寄存器RAM当做寄存器来寻址使用以方便编程。-The example design of RISC-CPU bus architecture uses a data line (8) and command line (12) is separated with the Harvard architecture, the storage register addressing uses RAM as
RISC_cpu
- 一款8位的RISC-cpu 源码可在modelsim仿真出波形-An 8-bit RISC-cpu source code in modelsim simulation waveforms
S16C57
- 8位RISC CPU 设计IP，包含了文档、代码、仿真环境等-8BIT RISC MCU implemention reference ip,include rtl code,simulation and document
msp430g2553
- 德州仪器(TI) MSP430 系列超低功耗微控制器包含多种器件，它们特有面向多种应用的不同外设集。这种架构与 5 种低功耗模式相组合，专为在便携式测量应用中延长电池使用寿命而优化。该器件具有一个强大的16 位RISC CPU，16 位寄存器和有助于获得最大编码效率的常数发生器。数字控制振荡器(DCO) 可在不到1μs 的时间里完 成从低功耗模式至运行模式的唤醒。(The TI (TI) MSP430 family of ultra low power microcontrollers c
minirisc-master
- Implementation of the MiniRisc CPU in Verilog!
risc_spm_v14
- 使用Altera CycloneIV 用Verilog语言实现一个精简指令集cpu(Using Altera CycloneIV to implement a streamlined instruction set CPU in Verilog language)
cpusim
- C++模拟实现单线程CPU运行RISC-V指令集(C++ Simulated Implementation of RISC-V Instruction Set in Single Thread CPU)