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divtest
- VHDL数字锁相环所用的分频器，需要的同学可以试一下。-fenpinqi
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.
fjq1
- 介绍了在数字语音通信中, 利用在系统可编程技术和复杂可编程逻辑器件CPLD, 实现了数字语音的复接和分接 对于其中的单稳态电路的数字化和数字锁相环提取位同步信号也进行了详细的设计说明。实际应用结果表明, 系统工作稳 定可靠, 设计是成功的。-Describes the digital voice communications, the use of in-system programmable technical and complex programmable logic devic
StaticPLL
- 介绍FPGA中数字锁相环的设计方法和应用的文档-Introduction of Digital Phase-Locked Loop FPGA design methodology and application documents
LAB28
- EDA基础_综合实验篇__实验二十八 数字锁相环设计-The basis of comprehensive experimental articles EDA __ _ 28 digital phase-locked loop design experiment
digital_pll
- 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。-Conventional digital PLL system is to have a low-pass characteristics by using the loop filter to o
dpll
- 本文介绍了锁相环路的基本原理，并着重分析了数字锁相环的结构、原理。利用Verilog语言对数字锁相环的主要模块进行了设计，并用Modelsim软件进行仿真。最后给出了整个系统的仿真结果，验证设计的正确性，并在现场可编程门阵列FPGA上予以实现-dpll
shuanglushuzihecheng
- 摘要 电能表作为用电量的测量工具广泛的应用于各种场合。在电能表校表系统中,需要的最基本的输入信号源是高精度双路正弦信号源,并要求可对其频率、相位、幅值进行调节,来对电能表进行校准。 基于单片机的程控信号源设计，运用数字调相、数字调幅和数字调频等技术，要求实现相位、幅度、频率的高精度程控调节。本文设计了一种利用锁相环频率合成技术和数字波形合成技术组成的程控低频正弦波信号发生器，并给出了调幅、调频、调相的实用电路，频率调节通过改变8253计数器的分频系数来实现；相位调节由51单片机预置计数器
PLL
- 基于FPGa实现一个数字锁相环，实现时钟恢复，具有较好的通用性。-pll
2345676588FPGAxiebofenxi
- 本文给出一种基于FPGA的新型谐波检测系统的设计方案。在该方案中，采用FPGA实现快速的FFT运算，采用数字锁相环来同步被测信号，以减小由非同步采样所产生的误差并给出实现的设计实现。数字锁相环和FFT算法用VHDL语言设计实现，该方案能提高谐波分析的精度以及响应速度,同时大大地精简了硬件电路, 系统升级非常方便。-This paper presents a new FPGA-based harmonic detection system design. In the scheme, using
dfefe.doc
- 该高频正弦信号发生器基于直接数字频率合成（DDS）和数字锁相环技术（DPLL），以微控制器（MCU）和现场可编程逻辑门阵列（FPGA）为核心，辅以必要的外围电路设计而成。系统主要由正弦信号发生、红外遥控、高速模数（A/D）－数模（D/A）转换、信号调制和后级处理等模块组成。-The high-frequency sinusoidal signal generator based on Direct Digital Synthesis (DDS) and digital PLL (DPLL), a
Intelligent-modulus-DPLL-control-design-and-analys
- 智能模值控制的数字锁相环的FPGA设计与分析Intelligent modulus DPLL control design and analysis of FPGA-Intelligent modulus DPLL control design and analysis of FPGA
Nl-diystem
- 新型全数字锁相环在无功补偿系统中的应用New all-digital PLL in reactive power compensation system-New all-digital PLL in reactive power compensation system
pll
- quartusII环境下用Verilog语言的数字锁相环的实现。- In quartusII environment digital PLL implementation using Verilog language .
SD
- SDH设备时钟中的数字锁相环设计SDH equipment clocks in the design of digital phase-locked loop-SDH equipment clocks in the design of digital phase-locked loop
shu-si-fuo-xiang-huan
- 该压缩文件是一个用matlab实现数字锁相环仿真的程序-The compressed file is a digital PLL with matlab simulation program
DPLL
- 数字锁相环（DPLL）的介绍与硬件实现设计-Introduction and hardware design of Digital PLL (DPLL)
pll
- verilog硬件描述语言实现数字锁相环功能仿真,-Digital phase-locked loop using verilog
verilog
- 数字锁相环电路verilog源代码 开发环境quartus-Digital PLL circuit verilog source code
DPLL
- 数字锁相环频率合成器的设计,鉴相器、环路滤波器、数控振荡器、反馈分频器-Digital PLL frequency synthesizer, phase detector, loop filter, NCO, feedback divider