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能综合的YCrCb2RGB模块（verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
3_3流水线
- 流水线作业练习，A、B机器处理作业1～5所需要的时间分别是『。。。。』『。。。。』，一台机器一次只能处理一个作业，一个作业只能由一台机器完成，求A、B完成所有作业的最短时间。-pipeline workbook, A, B machines handling a ~ 5 respectively, the time required is . . . . ]. . . . And one machine can handle only one time operation, an operati
流水线作业调度
- 按动态规划原理球解一类特定条件下的流水线调度问题的具体做法-according to the principles of dynamic programming ball a particular type of solution under the conditions of the pipeline scheduling problems, the specific way
三维流水线
- 三维流水线的功能-functional 3D Pipeline
MIPS五级流水线模拟程序
- MIPS五级流水线模拟程序，能执行简单的MIPS指令，模拟流水线状态及寄存器结果，实现cpu流水的概念-MIPS five-level stream-line simulation program, this program can execute simple MIPS instruction, simulat stream-line s status and register result, and it implements stream-line of cpu.
流水线调度
- 实现流水线调度
plc产品在流水线上的测试与分检控制
- 基于plc产品在流水线上的测试与分检控制.mwp
流水线CPU
- 流水线CPU的设计流程
pipeline.rar
- 关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧,About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
dlx_verilog.rar
- 这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。,This is my personal wrote DLX pipeline processor Verilog code, adopted in the ModelSim simulation and can be integrated in the ISE! T
PipeLine.tar Verilog实现MIPS五段流水线
- Verilog实现MIPS五段流水线，22条指令（基本算术、移位和load、store指令），模块化设计，含注释-Verilog realization of five-stage pipeline MIPS 22 instructions (basic arithmetic, shift, and load, store instructions), modular design, with annotations
CPU
- verilog编写CPU： 1. 哈佛存储器结构，大端格式； 2. 类MIPS精简指令集，支持子程序调用和软中断； 3. 实现了乘除法； 4. 五级流水线，工作频率可达80MHz（每个时钟周期一条指令，不计流水线冲突）。 -MIPS like CPU using verilog
mult_piped_8x8
- 8位乘8位的流水线乘法器，采用Verilog hdl编写-8 x 8-bit pipelined multiplier, used to prepare Verilog hdl
pipeline
- 计算机原理大作业 模拟《计算机原理--程序员视角》中与x86相似的y86流水线系统 以二进制文件为输入 实现流水线运作-Principle of operation of computer simulation of large computer Principle- Programmer Perspective in y86 and x86 assembly line system similar to the binary file for input to achieve the op
CPU
- 32位5级流水线CPU设计指令系统、指令格式、寻址方式、寄存器结构、数据表示方式、存储器系统、运算器、控制器和流水线结构等-32bit pipeline CPU
riscpu
- 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
verilog_risc
- RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。-RISC
微机控制的饮料包装流水线
- 某饮料包装流水线，一个包装箱能装12瓶饮料，要求每通过12瓶流水线暂停5秒，等待封箱打包完毕，然后重新启动流水线继续装箱。设计饮料包装流水线的控制电路，要求具有产量统计功能（数量及每箱生产时的时间-年月日小时分），发光二极管显示流水线的状态（运行、故障、打包）。(A beverage packaging line, a packing box can hold 12 bottles of beverages, requiring 12 bottles per row through the su
滚筒流水线
- FX3U控制程序，带伺服及滚筒流水线，电网使用堆垛程序(FX3U control program, with servo and drum assembly line, the use of stack grid procedures)
流水线乘法累加器设计
- 调用寄存器LPM,流水线加法器LPM,流水线乘法器LPM等模块实现一个8位流水线乘法累加器。(Call a register LPM, pipelined adder LPM, pipeline multiplier LPM and other modules to achieve a 8 bit pipelined multiplication accumulator.)