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changyongdevhdl
- 4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态 机,元件例化与层次设计,最高优先级编码器-four multipliers, dividers four eight data latches, and eight other phase comparators, synchronous reset with the state machine, the component level with the cases of design, the highest
8888888888888888888888gfh
- 本人把这次课程设计作为培养实践能力的初次练兵,以数字通信中的编码器、译码器及锁存器为核心设计了八路抢答器。-I regard this as a training curriculum design practical ability of the initial training, and digital communications to the encoder, Decoder and latches at the core design of the Eighth Route Army
latch11
- 自己写的锁存器程序,用VHDL语言实现,望大家指教
verilog_shili
- 计数器 锁存器 12位寄存器 带load,clr等功能的寄存器 双向脚(clocked bidirectional pin) 一个简单的状态机 一个同步状态机 用状态机设计的交通灯控制器 数据接口 一个简单的UART 测试向量(Test Bench)举例: 加法器源程序 相应加法器的测试向量test bench)
digital_cymometer
- 简易数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块,并调试得到正确仿真结果,然后将各个功能模块组合起来。最后作整体仿真、下载,得到实物。由于采用纯数字硬件设计制作,稳定性、可靠性远远高于使用单片机或模拟方式实现的系统,外围电路简单。该数字频率计达到预期要求,实现了可变量程测量,测量范围0.1Hz—9999MHz,精度可达0.1Hz。
Atmega8D
- 用 Atmega8 实现D触发锁存器的功能
suanshuluojidanyuan
- 1. 课程设计的任务 本次课程设计的任务是实现一个算术逻辑运算单元,使之能够完成不带进位位算术、逻辑八位二进制数的运算。由具有扩展能力强,结构简单清晰,连线方便快捷的总线结构作为系统结构。系统测试采用在系统的每个总线上设置测试孔。采用闪存存储数据,系统可以通过监测模块来修改和控制微程序的运行。 采用若干种类的芯片组作为运算器和数据输入输出缓冲、输入锁存器,其中2片74LS181构成8位字长的ALU单元是算术逻辑运算单元核心。
16latch
- 16位锁存器,此程序通过quartusII软件调试通过
testctl
- 本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL,8个有时钟的十进制计数器CNT10,一个32位锁存器REG32B组成。
50vhdl
- 50个VHDL常用的模块,包括计数器,译码器,编码器,锁存器等等,可供参考
chuanxingjingtaixianshi
- 本程序为单片机控制LED串行静态显示程序 控制8个数码管显示8个数据 用的锁存器为74ls164
8_lu_jian_pan_D_chu_fa_qi
- 实验四(第二版):用 Atmega8 实现D触发锁存器的功能 实现目的: 1. 管脚设定为输入时,了解如何可以编程设定上拉电阻。 2. 如何使用软件控制取样频率及时间,达到一定的抗干扰目的 3. 为了让程序运行更稳定,防止跑飞,如何使用看门狗?
yibuqinglin
- 含异步清0和同步时钟使能的4位加法计数器 含计数使能,异步复位和计数值并行预置功能4位加法计数器,由实验图1所示,图中间是4位锁存器 rst是异步清信号,高电平有效 clk是锁存信号 D[3..0]是4位数据输入端.当ENA为 1 时,多路选择器将加1器的输出值加载于锁存器的数据端 当ENA为 0 时将\"0000\"加载于锁存器.
C51
- 由8051组成的单片机系统通常情况下,P0口分时复用作为地址、数据总线,P2口提供A15-A8即高8位地址,P3口用作第二功能,只有P1口通常用作I/0口。P1口是8位准双向口,它的每一位都可独立地定义为输入或输出,因此既可作为8位的并行I/O口,也可作为8位的输入输出端。当工作在输入方式时,对应位的锁存器必须先置1,才能正确地读到引脚上的信号,否则,执行读引脚指令时,若对应位的锁存器的值为0,读的结果永远为0。
work5FREQTEST
- 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号;1s计数结束后,计数值被锁入锁存器,计数器清零,为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器(FTCTRL)来产生。
62256
- MSC-51系列单片机内有128B或256B的RAM数据存储器,对一般应用场合,内部 RAM可以满 足系统对数据存储器的要求,但对需要大容量数据缓冲器的应用系统(如数据采集系统),仅片内的RAM存储器往往不够用,这种情况下,就需要在单片机外部扩展数据存储器。 MSC-51与外部数据存储器的一般连接方法:外部数据存储器的高8位地址由P2口提供,低8位地址线接地址锁存器的输出端。外部RAM的读、写控制信号分别接MCS-51的 、 。外部RAM的片选信号可由P2口未用的地址线的剩余口线以线选
i2c汉字库仿真
- 单片机汉字和ASCII字符程序,程序中的汉字和英文全部存在字库中。单片机用的是常用的8051,仿真软件用的是proteus。由于proteus中的flash最大是64k,没有29c040等,而汉字和ASCII加起来有二百多k,所以用了5片27c512,如此一来程序就复杂了。用hc38译码器做片选等功能,hc00做逻辑电路,锁存器是hc373,液晶屏是12864的,ks0108驱动芯片,都是比较常用的。技术上用的是总线方法,包换液晶屏,没有用间接驱动,因为那样浪费IO口,液晶屏因为有左右屏之分,所
用VHDL语言实现四人智力竞赛抢答器的设计
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
8位数字抢答器
- 二、课程设计的要求与数据 设计要求包括: 1. 抢答器同时供8名选手或8个代表队比赛,分别用8个按钮S0 ~ S7表示。 2. 设置一个系统清除和抢答控制开关S,该开关由主持人控制。 3. 抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在优先抢答选手 的编号一直保持到主持人将系统清除为止。 4. 抢答器具有定时抢答功能,且一次抢答的时间由主持人设定(如,30秒)。当主持人启 动"开始"键后,定时器进行减计时。 5. 参赛选手在设定的时间内进行抢答,抢答有效,定时器停止工作,显示器上
msp430锁存器数码管时钟
- msp430F1611