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  1. display

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  2. 该程序完成8位数码管的动态显示,显示内容为YOURNUMBER表格中的数字。 数码管为共阳数码管,由P0口提供段码和位选信号,P0口的输出由段码锁 存器和位选锁存器控制,段码锁存器的控制信号来自于P1.3,位选锁存器 的控制信号来自于P1.2。-The process is complete 8-bit dynamic digital display, display table numbers for the YOURNUMBER. LED digital tube for a t
  3. 所属分类:SCM

    • 发布日期:2017-04-01
    • 文件大小:1280
    • 提供者:leo
  1. ADC0809

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  2. ADC0809 是8 位逐次逼近型A/D转换器。它由一个8路模拟开关、一个地址锁存译码器、一个A/D 转换器和一个三态输出锁存器组成(见图1)。多路开关可选通8个模拟通道,允许8 路模拟量分时输入,共用A/D 转换器进行转换。三态输出锁器用于锁存A/D 转换完的数字量,当OE 端为高电平时,才可以从三态输出锁存器取走转换完的数据。-ADC0809 8-bit successive approximation A/D converter. It consists of an 8-channel a
  3. 所属分类:software engineering

    • 发布日期:2017-04-01
    • 文件大小:226161
    • 提供者:lanying
  1. lesson1_1

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  2. 当P0作为I/O口使用时,特别是作为输出时,输出级属于开漏电路,必须外接上拉电阻才会有高电平输出;如果作为输入,必须先向相应的锁存器写“1”,才不会影响输入电平。-When P0 as the I/O port to use, especially as the output, open drain output stage circuit is to be an external pull-up resistor will have a high output if, as input, t
  3. 所属分类:SCM

    • 发布日期:2017-04-07
    • 文件大小:3197
    • 提供者:周滨彬
  1. Ward-Calling-System_-timing-_latch

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  2. 病房呼叫系统 锁存器 计时模块 优选模块 时间模块-Ward calling system timing module latch time module selection module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:10731
    • 提供者:北堂傲天
  1. scq

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  2. 锁存器用于可编程控制器编码用的,其实我也不大懂,照书写的,有怪莫怪-Latches used for the programmable logic controller code, in fact, I do not quite understand, according to writing, there are strange No wonder, then
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:153543
    • 提供者:张是
  1. myprjct

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  2. 一个锁存器,单纯简单的,没什么好用的,以后再穿好的上来-A latch, simple simple, nothing easy to use, wear good up after
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:221121
    • 提供者:涨势
  1. clock89C51

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  2. 这是用AT89s51做的一个简单电子钟,它有六个LED数码管组成,HC573作为锁存器,电路较为简单,适于初学者应用!-This is done with a simple AT89s51 clock, it has six LED digital tubes, HC573 as a latch, the circuit is simple, suitable for beginners application!
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-02
    • 文件大小:194168
    • 提供者:boyalittle
  1. pljcx

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  2. 测频控制 锁存器 计数器 顶层文件 -Frequency counter top-level file control latch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4468
    • 提供者:
  1. suocunqi

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  2. 锁存器机及其激励内容包含锁存器程序及其激励程序朗朗上口-latch and it s jili prosursor,very good simulation,useful ziliao
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:535
    • 提供者:李刚
  1. miaobiao

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  2. 这是锁存器的基本应用,希望能给初学者点帮助-This is the latch of the basic applications, I hope to give some help for beginners
  3. 所属分类:software engineering

    • 发布日期:2017-04-02
    • 文件大小:16164
    • 提供者:WADE
  1. digitalppt

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  2. 数字设计课件ppt,基本的门,译码器,编码器,多路复用器,比较器,锁存器,触发器等-Digital design courseware ppt, basically the door, decoder, encoder, multiplexer, comparator, latch, trigger, etc.
  3. 所属分类:software engineering

    • 发布日期:2017-06-03
    • 文件大小:15145598
    • 提供者:刘备
  1. HC595

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  2. 4个移位锁存器HC595驱动,带锁存和输出使能-4 HC595-driven shift latch with latch and output enable
  3. 所属分类:SCM

    • 发布日期:2017-03-29
    • 文件大小:735
    • 提供者:吴玉锋
  1. skdy

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  2. 数控电源,有矩阵键盘中断,快速+/-步进,数码管驱动(带锁存器)。pwm部分请自行调试。-NC Power, a matrix keyboard interrupt, fast+ /- step, the digital drive (with latch). pwm part of your own debugging.
  3. 所属分类:software engineering

    • 发布日期:2017-04-05
    • 文件大小:2130
    • 提供者:
  1. adder_latch

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  2. 用verilog编写了一段地址锁存器的代码,希望能帮助大家!-Prepared using a verilog code address latch, hoping to help you!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:26404
    • 提供者:benzema
  1. TM1668

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  2. TM1668 功能介绍,经典应用及时序控制。(TM1668 是一种带键盘扫描接口的LED(发光二极管显示器)驱动控制专用电路,内 部集成有MCU 数字接口、数据锁存器、LED 高压驱动、键盘扫描等电路。)-TM1668 features of classic application and timing control. (TM1668 is a scanner with a keyboard interface, LED (light emitting diode display) ded
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-08
    • 文件大小:555469
    • 提供者:stabber
  1. display

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  2. keil坏境下 STC12C5A系列单片机的数码管显示程序 采用锁存器-keil under bad environment STC12C5A series MCU using digital tube display program latch
  3. 所属分类:SCM

    • 发布日期:2017-04-08
    • 文件大小:27676
    • 提供者:mercury
  1. VHDL-language

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  2. 用VHDL语言完成4位锁存器、测频控制器的设计-VHDL language to complete 4-bit latch, the measured frequency controller design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:1024
    • 提供者:denwei0011
  1. 25-dsm

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  2. 单个数码管静态显示,用锁存器进行控制,需要请留意-Static single digital display, with the latch control, need to pay attention
  3. 所属分类:SCM

    • 发布日期:2017-04-23
    • 文件大小:9707
    • 提供者:sad
  1. Program3

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  2. 用 vhdl 语言设计 8 位数码扫描显示电路,显示输出数据直接在程序中给出。增加 8 个 4 位锁存器作为输出显示数据缓冲器,由外部输入8个待显示的十六进制数。-Design with vhdl language display 8-bit digital scanning circuit, display output data are given directly in the program. Increased eight 4-bit latch display data buffer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:834
    • 提供者:釉雪Dreamer
  1. t3

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  2. CD4046锁存器的pspice仿真程序-CD4046 latches pspice simulation program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1089
    • 提供者:tiantian
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