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kaitibaogao
- 实现CPLD对数据选择器，A/D转换器，锁存器及DPRAM的控制-CPLD implementation of the Data Selector, A/D converter, the control latch and DPRAM
MCU_Design_traffic_lights
- 本次设计为十字路口交通灯控制系统设计,硬件部分它以8031单片机为核心,并在此基础上扩展了程序存储器（EPROM）2764、静态数据存储器（SRAM）6264，利用地址锁存器74LS373扩展I/O并行接口芯片8255A。软件部分它结合定时/计数等知识进行程序编译。-The design for the intersection traffic light control system design, hardware components it to 8031 as the core, and
display
- msp430 led 显示加串口通讯。使用锁存器-msp430 led display plus serial communication. Use latches
regregreg
- 环境上没有看到verilog，才选VHDL 程序是verilog写的 实现电平敏感的1 位数据锁存器-function to complice reg with verilog
MAX187
- 实现ad转换，且12位串行数据输入，输出锁存器控制脉冲，用数码管显示电压值-Achieve ad conversion, and the shift input
7
- 既昨天的430串口程序后又添加了几个程序模块。3*4的矩阵键盘扫描以及通过锁存器IO口复用来驱动数码管。功能是这样：先对按键进行消抖，然后判断键值通过数码管显示通过串口发送出去。-Both procedures after yesterday' s 430 serial port to add a few program modules. 3* 4 matrix keyboard scanning and recovery through the latch to drive the di
hdlexample
- 基于HDL语言的一些基本程序，包括锁存器，编码器等等。-HDL language based on some basic procedures, including latches, encoder and more.
adder2
- 此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
RTC
- ①在6个不带锁存器的数码管上，实现时钟的动态显示； ②当时钟显示不准时，实现时钟的实时校时功能； ③实现在数码管上、电脑上同步显示实时时钟信号 -① In the six non-digital pipe latches, dynamic display of the clock ② When the clock display are not allowed to achieve real-time clock when the function of the school ③
dongtailed
- 单片机实现动态显示，为了少用I/O口，用锁存器控制-MCU dynamic display, in order to use less I/O port with latch control
qdq
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。-Digital Responder extended from the main circuit and the circuit. Priority encoder circuit, latch, decoder
4luqiangdaqikechsheji
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
FourquizResponder3
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
4renqiangdaqi
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
zhilijingsaiqiangdaqi
- 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并数码管上显示选手的编号，同时扬声器给出声音提示；同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时抢答的功能，且一次抢答的时间为3秒。当主持人启动“开始”键后，要求定时器立即进行减计时，并用显示器显示通过定时
D_latch
- actel fpga Verilog D锁存器-actel fpga Verilog D latch
4-10-VHDL-f1
- 四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci
8weishujusuocunqi
- 位数据锁存器，用于存储数据来进行交换，使数据稳定下来保持一段时间不变化，直到新的数据将其替换。 -8-bit data latch for storing data to be exchanged and the data stabilized for a period of time does not change until the new data to replace it.
statemaschine
- 5状态状态机，1为计数器，2为锁存器，3为向上加一，4为向下减3,5为停止技术在输出为10的时候-5 state state machine, 1 counter, latch 2, 3 plus one up, 4 down to minus 3,5 to stop technology, when the output is 10
CZ6603
- CZ6603芯片是一个具有恒定电流的LED驱动器，它主要为装饰性LED照明系统及室内/外LED显示屏而设计，非常适合用于需要接力串接的LED照明系统。CZ6603拥有3个独立的输出驱动通道，每个通道均能实现独立的256级PWM灰度控制，并能输出高达100mA的恒定LED驱动电流。CZ6603内部包含串行移位寄存器，数据锁存器，输出寄存器，带隙基准电压源，内部振荡器和可编程恒定电流驱动器。CZ6603的2-线传输控制方法由华夏经典微电子专门为可级联的LED照明装饰系统所设计，具有速度快，可靠性高，