搜索资源列表
divider
- 介绍了除法器的设计，采用verilogHDL语言，利用modelsim仿真验证，压缩包中包含了流程图
comp_arith
- cpu设计中关于加法器，乘法器，除法器设计的ppt，希望对硬件学习的人有帮助
div2
- 32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码
testbench
- 32位除法器的测试程序， 由随机向量产生函数产生一组随机数 来验证计算书否正确
dividers.tar
- 无符号类型的除法器,有VHDL语言描述了无符号的除法器,包括测试文件
djdcf
- 在3D图像处理等对运算要求高的领域，高效除法器已成为处理器内必不可少的部件。在分析除法器设计的泰勒级数展开算法基础上，提出了一种新的除法器设计算法。在满足同样精度的情况下，所实现的三级流水线的除法器，与基于泰勒级数展开算法的除法器相比，面积更小，速度更快。
divider
- 此代码用于实现基2的SRT除法器设计，可以实现400MHz以上的32位定点无符号数除法器（除数、被除数和余数均由16位整数和16位小数组成，商由32位整数和16位小数构成,包括源代码和测试文件，可以直接仿真。
divider
- 经过精心设计的除法器的代码，并在FPGA硬件平台实现和验证过的
divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
divider
- 基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）
test_div
- 定点除法器程序，分为被除数大于除数和除数大于被除数两种情况
alu-div
- 用verilog HDL代码编写的快速除法器，比较有用
div_aegp
- 用VHDL语言实现的除法器，可以处理非整除运算。精度0.004
chufa
- 一个简单的除法器,可以供各位参考!
VHDLsiweichufaqi
- 这是一个利用MAX PULL 制作的VHDL的四位除法器的程序 如果有需要仿真图的 请叫站长联系我
fpdiv_vhdl
- 四位除法器的VHDL源程序-four division of VHDL source
risc_cpu
- 8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
32divider
- 32位元2進位除法器
what
- 除法器,可以很好的实现VHDL除法器的功能对于初学者有很大帮助.
Some_design_of_interface(IIC_P
- 一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。,Some design of interface(IIC，PS2,RS232...)