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  1. harris

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  2. harris corner detection<matlab>
  3. 所属分类:图形图像处理(光照,映射..)

    • 发布日期:2008-10-13
    • 文件大小:1.26kb
    • 提供者:Samantha
  1. ColorHistogram.rar

    1下载:
  2. 图像颜色特征的提取:HSV颜色直方图 描述的是图像的整体颜*况。本程序采用非均匀量化方法得到36bin的颜色直方图。,Image Color Feature Extraction: HSV color histogram describes the situation of the image' s overall color. This procedure using non-uniform quantization method the color histogram 36bin.
  3. 所属分类:Special Effects

    • 发布日期:2016-05-09
    • 文件大小:1.26kb
    • 提供者:卢悦
  1. pic18f2480(can)

    0下载:
  2. CAN总线程序代码,测试OK的,可以直接使用-CAN Bus program code Have been tested OK please rest assured use
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-11
    • 文件大小:1.26kb
    • 提供者:彭锋
  1. fdmk

    0下载:
  2. 键盘防抖模块Verilog硬件描述语言代码-Anti-Shake module keyboard Verilog hardware descr iption language code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.26kb
    • 提供者:dan
  1. seedFill

    0下载:
  2. 种子填充算法在计算机图形学中,多边形有两种重要的表示方法:顶点表示和点阵表 示。顶点表示是用多边形的顶点序列来表示多边形。这种表示直观、几何意 义强、占内存少,易于进行几何变换,但由于它没有明确指出哪些象素在多 边形内故不能直接用于面着色。-seedFill
  3. 所属分类:Special Effects

    • 发布日期:2017-04-12
    • 文件大小:1.26kb
    • 提供者:liuyu
  1. sense_recon

    1下载:
  2. SENSE 经典算法 国外教授编写,并行图像处理-SENSE MRI
  3. 所属分类:2D Graphic

    • 发布日期:
    • 文件大小:1.26kb
    • 提供者:
  1. Trafficlight

    0下载:
  2. 数字电路设计试验中用Verilog语言实现的 交通灯源码-Digital circuit design using Verilog language test traffic light source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.26kb
    • 提供者:刘胜
  1. tan

    0下载:
  2. LCD液晶屏驱动控制,基于51单片机,可以测试。调试成功-LCD panel drive control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.26kb
    • 提供者:zxh
  1. SRAM

    0下载:
  2. 有关sram的控制器源代码 有需要的可以免费下载-Sram controller about the source code need free download
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1.26kb
    • 提供者:安圣基
  1. divider_32bitdivby16bit

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  2. verilog代码实现的32位除以16位无符号整数除法器,在别人8位除法器的基础上改进完成,32个时钟周期完成一次运算。-verilog code for 32-bit divided by 16-bit unsigned integer divider it s based on other guy s 8 bit divider verilog code. it need 32 clock cycles to complete an operation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.26kb
    • 提供者:jiang
  1. mdio_mdc

    1下载:
  2. mdio verilog 实现-mdio verilog coding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.26kb
    • 提供者:玄烨
  1. pwm_sti

    0下载:
  2. This code has SPWM generation with 8 bit feedback.with the help of feedback can adjust the amplitude of sine wave.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.26kb
    • 提供者:Motasim Masood
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