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  1. ASS58N

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  2. 把格雷码转换成十六进制的C语言程序,用来读取编码器的值-Gray code put into hexadecimal C Programming Language, used to read the value encoder
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:1.22kb
    • 提供者:际云
  1. tuxiangfenge

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  2. 遗传算法的图象分割matlab程序,能得到运行结果,很有参考价值
  3. 所属分类:图形图像处理(光照,映射..)

    • 发布日期:2008-10-13
    • 文件大小:1.22kb
    • 提供者:zichen
  1. 线段Breseham算法

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  2. 所属分类:2D图形编程

  1. roipolymasking.zip

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  2. A matlab code to extract the region of interest in an image & then apply a binary mask on the image to see the extracted object in all the three channels.,A matlab code to extract the region of interest in an image & then apply a binary mask on the i
  3. 所属分类:Special Effects

    • 发布日期:2017-03-29
    • 文件大小:1.22kb
    • 提供者:Ezekiel
  1. 16adc

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  2. mage16的ad实验程序已经在16实验板上验证成功了-mage16 the ad experimental procedure has been verified in the 16 experiments on-board success
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-08
    • 文件大小:1.22kb
    • 提供者:王杰杰
  1. matlab3

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  2. 相关性小波去噪的程序实现,相关性去噪的程序实现-Wavelet denoising procedures related implementation procedures related to implementation of denoising
  3. 所属分类:Wavelet

    • 发布日期:2017-04-03
    • 文件大小:1.22kb
    • 提供者:郭梁
  1. 39709559otsu

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  2. 图像处理,对于感兴趣的图像,把目标区域从背景区域分离出来-Image processing, for the interest of the image, the target region isolated from the background region
  3. 所属分类:Special Effects

    • 发布日期:2017-04-11
    • 文件大小:1.22kb
    • 提供者:张帅哥
  1. uart

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  2. 一个实用的uart协议模块,使用verilog 实现-A practical uart protocol modules, use verilog to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:1.22kb
    • 提供者:lzc
  1. VHDL-code

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  2. 使用VHDL语言进行门电路,优先编码器,译码器,各进制计数器,数码管显示的编写,在QUARTUS ii上模拟可用-Gates using VHDL language, priority encoder, decoder, each binary counter, write digital display, analogue available on QUARTUS ii
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.22kb
    • 提供者:lucy
  1. murty-vdl1

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  2. these are basic vhdl codes to further improvement
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:murthy
  1. uart_control

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  2. uart控制 串口控制 top层接口 总控制-uart contrl Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:王长友
  1. mac_accumulator

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  2. VHDL Multiplier Adder Accumulator together with Test Bench.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.22kb
    • 提供者:AhMahdi
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