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  1. zhuahang1

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  2. ad9983的检测视频信号的code及其project 用的是xilinx 的virtex4 但不包括I2C-ad9983 test video signal code and the project using a xilinx the virtex4 but does not include I2C
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.76mb
    • 提供者:将为会
  1. Verilog_HDL

    0下载:
  2. 不错的介绍verilog的电子文档,对于入门级的新手有不错的参考价值-A good introduction to verilog electronic documents, for the novice there is a good entry-level reference value
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.79mb
    • 提供者:swb
  1. canbus

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  2. canbus verilog实现,原代码文件-canbus verilog implementation, the original source document
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:842.29kb
    • 提供者:swb
  1. final_1

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  2. 1. 對於按鍵輸入,請加入聲音輸出電路,分別代表sw1之按鍵回授之音效訊息。每次sw1按鍵壓下時,就送出0.1秒之1KHz聲音。-1. For the key input, please join the voice output circuit, representing the keys sw1 feedback of the audio message. Every time when sw1 button depressed, they sent 0.1 seconds of sound
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:574.26kb
    • 提供者:samaria
  1. final_5

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  2. 5. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw1、sw2二個,那麼sw2-> sw1-> sw1-> sw2時,表示正確開鎖,會令七節燈管顯示「8」。-5. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 two, then sw2-> s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:634.34kb
    • 提供者:samaria
  1. mux_demux

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  2. this program performs multiplexing and demultiplexing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.08kb
    • 提供者:joseph
  1. final_6

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  2. 6. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw1、sw2二個,那麼只要sw2按下且放開後,七節燈管就顯示「2」,而只要sw1按下且放開時,七節燈管就更正顯示值「1」。-6. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 2, then press and rel
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:663.4kb
    • 提供者:samaria
  1. final_7

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  2. 7. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw5、sw6二個,那麼只要sw5按下且放開後,七節燈管就顯示「5」,而只要sw6按下且放開時,七節燈管就更正顯示值「6」。-7. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw5, sw6 2, then press and rel
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:649.11kb
    • 提供者:samaria
  1. final_8

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  2. 8. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw1、sw2、 sw3三個,只要按下任何的sw1、sw2、 sw3,都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw3 3, just press any sw1, sw2,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:635.09kb
    • 提供者:samaria
  1. final_9

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  2. 9. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw1、sw2、 sw3、sw4四個,只要按下且放開任何的sw1、sw2鍵,都會讓七節燈管顯示值加「1」,而只要按下且放開任何的sw3、sw4,都會讓七節燈管顯示值加「2」。-9. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:652.11kb
    • 提供者:samaria
  1. final_10

    0下载:
  2. 10. 對於按鍵輸入密碼鎖,假設reset後,七節燈管顯示「0」,而且使用sw1、sw2二個按鍵輸入,只要按下sw1鍵,都會讓七節燈管顯示值以每秒之速度加「1」,但放開sw1鍵後就停止。-10. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 two key input, as long as
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:729.52kb
    • 提供者:samaria
  1. MUART

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  2. the transmitter and receiver modules for serial communication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:4.18kb
    • 提供者:joseph
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