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  1. chuzuchejifeixitong

    0下载:
  2. 出租车计费系统的 实现,已物理验证。程序简洁。-taxi system of billing, physical verification. Simple procedures.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5.98kb
    • 提供者:李超
  1. VHDL3

    0下载:
  2. 这是一个自动售货机的vhdl源码,曾经是eda比赛的题目,供大家参考。-This is a vending machine in VHDL source code, the game had been sown topic, for your reference.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:522.34kb
    • 提供者:烟翔
  1. temcon

    0下载:
  2. 此程序用汇编语言写的,适用于51系列的单片机,程序有详细的注解。-this procedure was used assembly language and applicable to the Series 51 microcontroller, the procedures detailed footnotes.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4.95kb
    • 提供者:胡建兵
  1. xljcq

    0下载:
  2. 关于序列发生器的verilog. 希望能帮大家。-sequence generator on the Verilog. Hope you can help.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.38kb
    • 提供者:曹杨
  1. serial_communication

    0下载:
  2. 串口操作源代码,本代码采用veilog hdl语言编写,并经过本人多次验证。-source code, the code used veilog HDL language, and after I repeatedly verified.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.45kb
    • 提供者:徐燕玲
  1. Booth_Multiplier

    0下载:
  2. 布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.-Booth multiplier VHDL procedures downloaded directly extract copy affixed to the EDATOOL you can.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.75kb
    • 提供者:韓堇
  1. frame_sync

    0下载:
  2. 帧同步模块的Veriolog源码。 在ModelSim下的一个工程。有测试文件。-frame synchronization module Veriolog source. The ModelSim of a project. A test document.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:24.05kb
    • 提供者:刘仪
  1. hamin0132

    0下载:
  2. 汉明码的编结码模块,用verilog写成,为Modelsim下的一个工程。-series guitar code modules, using Verilog languages, as Modelsim of a project.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:31.09kb
    • 提供者:刘仪
  1. crc3321

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  2. CRC循环校验码的VERILOG源文件,在MODELSIM下的一个工程。-Cyclic Check Code VERILOG source, the MODELSIM of a project.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:26.54kb
    • 提供者:刘仪
  1. parity2258

    0下载:
  2. 奇偶校验码的VERILOG源码,为MODELSIM下的一个工程。有测试文件。-parity VERILOG source code for MODELSIM of a project. A test document.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:24.77kb
    • 提供者:刘仪
  1. EDATOOL

    0下载:
  2. EDA的工具介紹(WORD檔)<沒有解壓縮密碼>-introduced EDA tools (Word stalls) lt; No extract passwords gt;
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:16.51kb
    • 提供者:韓堇
  1. Full_Adder

    0下载:
  2. 全加器的VHDL_CODE和TEST_BENCH 無須解壓縮密碼-full adder and the VHDL_CODE TEST_BENCH not extract passwords
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.39kb
    • 提供者:韓堇
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