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  1. vsiku

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  2. Single path or multipath Rayleigh fading channel simulation, This function is used to calculate the arbitrary function of the first order partial derivative (numerical methods), Bottom-pass and band-pass FIR and IIR filter bottom pass and band-pass f
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-16
    • 文件大小:11kb
    • 提供者:sengmiehao
  1. ix746

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  2. Nonlinear discrete system identification, It uses a pulse of consumer law, Partial least squares method.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:11kb
    • 提供者:grafgxk
  1. grgvg

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  2. ECG data and includes source code written in MATLAB, Between two images showing the relative circumstances of each pixel, Calculate the multifractal trend fluctuation analysis.
  3. 所属分类:VHDL/FPGA/Verilog

  1. jeday

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  2. This is the second energy entropy matlab code, Signal Processing ESPRIT method, GSM is GMSK modulation signal generation.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:11kb
    • 提供者:tougaofao
  1. pudn

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  2. Encoders, decoders and RAM Model
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:11kb
    • 提供者:sheldon01
  1. altera_avalon_i2c

    0下载:
  2. avalon转i2c总线Verilog代码(i2c master Verilog code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:11kb
    • 提供者:逐末
  1. attachments

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  2. fpga master fofo design continous data transmission
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:11kb
    • 提供者:ramesh231
  1. library ieee

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  2. 四种模式:一共六个灯,1从左到右闪2从右向左闪3从中间向两边4从两边向中间(Four modes: a total of six lights 1 from the left to the right 2 from right to left, 3 from the middle to the two sides to the middle 4from both sides to the middle)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-09
    • 文件大小:11kb
    • 提供者:老狼1996
  1. wb_counter-1.0.1.tar

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  2. wishbone counter for fpga
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:11kb
    • 提供者:tekker
  1. I2CHDL

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  2. IIc时序逻辑的VHDL源代码,便于时序的调试(VHDL source code of IIc time series logic, easy to debug time series)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-11
    • 文件大小:11kb
    • 提供者:zhanglei123456
  1. fir4tap using array

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  2. 4 tap fir filter using by passing multiplier
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:11kb
    • 提供者:divya_r
  1. Basys-3-Keyboard-2016.4-1

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  2. Demo for keyboard, basys3 made by digilent
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-22
    • 文件大小:11kb
    • 提供者:Ivrine
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