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  1. timespace_insert

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  2. 本代码用于在两个数据报文之间插入一个周期的时钟间隔,使得后续的处理不会将报文头部丢弃
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.59kb
    • 提供者:yang
  1. dspc

    0下载:
  2. DSP C语言基础要点详细说明了,利用DSP c2000编程中的c/c++要点,值得一看-DSP C language-based elements described in detail the use of DSP c2000 programming c/c++ points
  3. 所属分类:DSP program

    • 发布日期:2017-03-30
    • 文件大小:1.59kb
    • 提供者:alex
  1. counter8

    0下载:
  2. this is a souce code for 8 bit counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:teja
  1. CRC_chk

    0下载:
  2. mac_rx code which is used sgmii mac recived .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:shaohejiang
  1. P1controlkey

    0下载:
  2. 用P1口显示红外遥控器的按键值,内部扫描分析程序。-P1 port display with infrared remote control key value, the internal scanning process.
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:马可
  1. 28.375-

    0下载:
  2. 51单片机遥控解码程序 可以进行遥控键值查看等功能-51 single-chip remote control decoding procedure can remote control key view
  3. 所属分类:SCM

    • 发布日期:2017-11-23
    • 文件大小:1.59kb
    • 提供者:庞争荣
  1. vfd

    1下载:
  2. 基于LPC9XX,VFD屏(型号Dn2025)驱动源代码。-Based LPC9XX, VFD screen (model Dn2025) of the driver source code.
  3. 所属分类:SCM

    • 发布日期:2017-11-19
    • 文件大小:1.59kb
    • 提供者:chenjianming
  1. ___parallel_add0

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  2. sum ololo bugaga altera master quartus do you need more?
  3. 所属分类:VHDL-FPGA-Verilog

  1. HMC5883_CC2530

    0下载:
  2. HMC5883采集数据,利用CC2530无线传输采集的数据-HMC5883 CC2530
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:刘龙
  1. step_motor

    0下载:
  2. AM3739步进电机驱动控制源码,可以直接应用到项目中。-AM3739 stepper motor drive control source code, can be directly applied to the project.
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:陈正
  1. VideoInEdgeDetection

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  2. VideoInEdgeDetection VisualDSP-VideoInEdgeDetection VisualDSP++
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:Ahmed Bsesa
  1. p3structural

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  2. To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.59kb
    • 提供者:Jogi
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