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  1. edge_detector

    0下载:
  2. 基于cpld的数字图像边缘检测算法的实现,vhdl源程序
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:1.54kb
    • 提供者:jjaai
  1. adaptive

    0下载:
  2. adaptive filtering IIR and FIR
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:1.54kb
    • 提供者:andyfung
  1. song

    0下载:
  2. 基于VHDL语言编写的源程序,实现用蜂鸣器演奏歌曲《友谊天长地久》-VHDL language based on the source, implemented by the buzzer play the song " friendship forever"
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.54kb
    • 提供者:张帝
  1. 1

    0下载:
  2. 实现时钟功能,有计数,复位,调整时间,既秒加一功能等,添加了按键的功能。-The realization of the clock function, count, reset, adjust the time, both function-plus-one seconds, add the button functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:fly
  1. kccs

    0下载:
  2. -
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:赵洋
  1. led

    1下载:
  2. 这是DSP用I/O口驱动数码管的源程序,对初学者很有用。-This is the programme about the DSP which is used to control LED.
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:jack
  1. crc

    0下载:
  2. crc校验模块verilog源代码,符合EPC C1G2协议-The agreement with EPC C1G2 digital baseband crc verify module source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.54kb
    • 提供者:黄巾
  1. LED_0000_9999

    0下载:
  2. 使用FPGA编写代码,可以实现了7段数码管动态显示0000-9999功能。-Using FPGA to write code, you can achieve a 7-segment digital tube dynamic display 0000-9999 function.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.54kb
    • 提供者:
  1. AD9288

    0下载:
  2. AD9288的器件图,参照资料自制。有需要的下载。-AD9288 device diagram, reference information homemade. There is a need to download.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:赖世明
  1. SVPWM_Gen

    0下载:
  2. 基于tms320lf2406的伺服驱动控制器空间矢量算法,此方案已量产,年产3000套以上-The servo drive controller based tms320lf2406 space vector algorithm, this program has been in volume production with an annual output of 3,000 units or more
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:杭魏超
  1. d-Flip-Flop

    0下载:
  2. D flip flop and some other codes added together recomended use is adding layer not use in a single bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:Dou
  1. Controller(FSM)

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  2. Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath- Simple Bridge (ESD book figure 2.14) by Weijun Zhang, 04/2001 RT level design using Controller(FSM) + DataPath
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:mohamed
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