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  1. stopwatch

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  2. 数字秒表的VHDL代码。当设计文件加载到目标器件后,设计的数字秒表从00-00-00开始计秒。,直到按下停止按键(按键开关S2)。数码管停止计秒。按下开始按键(按键开关S1),数码管继续进行计秒。按下复位按键(核心板上复位键)秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-11
    • 文件大小:1.42kb
    • 提供者:王唐小菲
  1. l22

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  2. 语音的预加重和分帧处理 使用于5402dsp-Voice of the pre-emphasis and sub-frame processing
  3. 所属分类:DSP program

    • 发布日期:2017-04-04
    • 文件大小:1.42kb
    • 提供者:lxdong
  1. i2c_slave

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  2. 自己写的iic slave的控制器,经过验证-Wrote it myself iic slave controller, verified
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.42kb
    • 提供者:高伟
  1. Control

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  2. tarahie alu ba estefade az codhaye ketabe mano be zabune vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.42kb
    • 提供者:sina
  1. VVVP

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  2. 欧姆龙 PLC CX-PROGRAMMER .cxp文件,电机正反转使能程序文件-Omron PLC CX-PROGRAMMER. Cxp files, program files enable motor reversing
  3. 所属分类:DSP program

    • 发布日期:2017-03-30
    • 文件大小:1.42kb
    • 提供者:曹成
  1. ADC-8channels

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  2. 8路数据采样 将采集的数据取平均值后显示-samping from the eight channels, then display the average voltage.
  3. 所属分类:SCM

    • 发布日期:2017-04-10
    • 文件大小:1.42kb
    • 提供者:ji
  1. Structural-UpDown-Counter

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  2. Structural UpDown Counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.42kb
    • 提供者:hadimk
  1. i2c_interface_v1

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  2. 通过对IC2总线时序的分布,实现对IC2总线上的数据的接收和发射-IC2 through the distribution bus timing to achieve reception of data on the bus and IC2 emission
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.42kb
    • 提供者:陈伟
  1. if_3w

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  2. 3-wire interface slave tape out verification ok
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.42kb
    • 提供者:林文榮
  1. LCD160

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  2. LCD1602驱动程序的编程 驱动LCD1602显示程序主要有几个子程序组成-LCD1602 driver programming LCD1602 driver display program there are several main subprogram
  3. 所属分类:SCM

    • 发布日期:2017-04-11
    • 文件大小:1.42kb
    • 提供者:chenwqq
  1. SegLed_DynamDisp

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  2. 用FPGA是休闲其工作原理,结果为SEGLED动态显示-FPGA is casual with their works, the result is displayed as SEGLED dynamic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.42kb
    • 提供者:lipengfei
  1. code

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  2. 若输入信道的各符号等概出现,求该信道 的互信息量 • 画出不同信噪比下的互信息量变化的曲线, 以M为参数,画一簇曲线(其中加上一条 AWGN信道容量曲线作对比) • 调整函数a=f(x),使当x=si时,a=iA‐b,b也为 一实常数,在A和 不变的情况下,互信息 量随b的变化情况是什么趋势? • b的取值对互信息量随信噪比的变化曲线的 影响-If the input channel of the symbols, such as concept, f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.42kb
    • 提供者:王先生
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