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freescale_interuptP7
- 飞思卡尔MC9S12DG128的PORTP7中断试验
ADS7818
- ADS7818是TI的12位串行接口AD，本程序经验证是正确的
ADcaiyang
- A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。
cic_dec_8_three
- 8位三级CIC抽取滤波器，VHDL语言版~-8 three-CIC decimation filter
func_gen
- This code that genetes a square, sawtooth and a triangular waveform. It is useful for designing a function generator in VHDL.
folded_FIR_filter
- folded fir filter made by woong
timing_produce
- 视频采集显示方面的液晶显示器的驱动程序，时序产生-Video capture aspects of LCD display driver, timing generator
complete
- 对输入的8位二进制数求其补码运算，或是由补码求源码-get the complete data
FIFO
- 先入先出队列(First Input First Output，FIFO)这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。-FIFO queue (First Input First Output, FIFO) which is a traditional sequential execution method, first enter the command to finish and retire, only to follow the implementatio
randomization
- m序列码生成文件-M code generation file................
DSP_EMIF_if
- fpga的emif的设计与开发的源代码-source code the fpga emif, design and development! ! ! !
light
- 小灯闪烁，会根据不同的频率进行闪烁，有起到观察小灯频率的作用-light wives