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CAMELFORTH-FOR-THE-8051
- the nice article about CAMELFORTH FOR THE 8051.
Example-6-1
- 写好状态机 1.Example-6-1\FSM\state1目录下为一段式FSM描述方法源码 2.Example-6-1\FSM\state2目录下为两段式FSM描述方法源码 3.Example-6-1\FSM\state3目录下为三段式FSM描述方法源码 4.Example-6-1\FSM\ state_default目录下为添加了default默认状态的源码 使用FSM Viewer分析有限状态机 1.Example-6-1\FSM\state1目录下为一段式F
traffic-light
- 一个交通控制灯的设计，用于十字路口，有倒计时功能，Verilog语言编写，Quratus II编译通过。-The design of a traffic control light for the intersection, a countdown function, Verilog language, Quratus II compile.
decoder
- this the code for decoder in verilog-this is the code for decoder in verilog
I2C_Bus_operation
- MCS-51单片机源代码，I2C总线控制程序，C语言和汇编语言两种代码。-MCS-51 microcontroller source code, I2C bus control process, C language and assembly language two codes.
rs_encoder
- this the code for rs_encoder in verilog-this is the code for rs_encoder in verilog
Example-4-8
- always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于描述那些相对简单的组合逻辑，信号一般被定义为wire型，常用
Example-4-16
- 串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many ways, sort and quantity of the
cpu
- 一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
adc-rs232
- this the code for "18-bit ADC uses PC s serial port",accessing adc on rs232 port in c-this is the code for "18-bit ADC uses PC s serial port",accessing adc on rs232 port in c
Example-8-2
- Verilog延时建模设计 Example-8-2目录下为设计工程子目录，目录中包含以下内容。 1. Blocking_LHS_Delay：阻塞赋值左式延时。 2. Blocking_RHS_Delay：阻塞赋值右式延时。 3. NonBlocking_LHS_Delay：非阻塞赋值左式延时。 4. NonBlocking_RHS_Delay：非阻塞赋值右式延时。 -Delay Modeling Verilog Design Example-8-2 design engi
uart_vhdl_verilog
- 串口FPGA的实现源码，VHDL和Verlog两种语言源代码。-UART FPGA implementation source code, VHDL and Verlog two languages source code .