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  1. AC-Timing-Characteristics-define

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  2. C51读写nandflash源程序-C51 read and write nandflash oreng gram
  3. 所属分类:SCM

    • 发布日期:2017-03-30
    • 文件大小:5.96kb
    • 提供者:汪颂桥
  1. modbus

    2下载:
  2. MODBUS RTU源代码,用单片机编的自由协议-MODBUS RTU source code, compiled with the freedom of SCM Agreement
  3. 所属分类:SCM

    • 发布日期:2017-04-06
    • 文件大小:3.86kb
    • 提供者:john
  1. portel

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  2. 超声波驱虫器板原理图需要pcb联系我QQ351487956-Ultrasonic Pest Control Board
  3. 所属分类:SCM

    • 发布日期:2017-04-05
    • 文件大小:11.69kb
    • 提供者:531135
  1. 1602P18B20PDS1302-digital-clock-

    0下载:
  2. 1602+18B20+DS1302电子时钟源程序 包含Keil 文件-1602+18 B20+ DS1302 digital clock source
  3. 所属分类:SCM

    • 发布日期:2017-04-17
    • 文件大小:45.4kb
    • 提供者:
  1. 0-9999-plus-1-per-second-counter

    0下载:
  2. 0-9999每秒加1计数器 包含Keil文件-0-9999 plus 1 per second counter
  3. 所属分类:SCM

    • 发布日期:2017-04-16
    • 文件大小:15.56kb
    • 提供者:
  1. CPU

    1下载:
  2. 用Verilog HDL语言写一个简单的处理器CPU。包括IR,Control unit,A,Addsub,G,Counter,8个寄存器。-Verilog HDL language used to write a simple processor CPU. Including IR, Control unit, A, Addsub, G, Counter, 8 registers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.14mb
    • 提供者:sunying
  1. guess

    0下载:
  2. 猜谜游戏。用Verilog HDL语言写一个猜谜游戏,若猜中是哪个灯亮,则胜出。-Guessing game. Verilog HDL language used to write a guessing game, if they correctly guessed which light is the winner.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:580.75kb
    • 提供者:sunying
  1. traffic_light

    0下载:
  2. 用Verilog HDL语言写一个交通控制灯的状态机。十字路口,红绿灯,带倒计时功能,也可以自行变换亮灯时间。-Verilog HDL language used to write a traffic control light state machine. Intersections, traffic lights, with the countdown function, you can also change their own light time.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.4mb
    • 提供者:sunying
  1. light_state_machine

    0下载:
  2. 用Verilog HDL语言写一个雷鸟车灯控制器。汽车工作状态有:空闲,左转弯,右转弯,告警。-Verilog HDL language used to write a Thunderbird lights controller. Working state vehicle are: idle, turn left, turn right, alarm.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:581.64kb
    • 提供者:sunying
  1. Timer_sigtap

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  2. 用Verilog HDL语言写一个计时器。其实就是在计数器的时钟输入端输入一个固定频率的时钟-Verilog HDL language used to write a timer. Is actually counter clock input of a fixed frequency clock input
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-12-18
    • 文件大小:2.67mb
    • 提供者:sunying
  1. Vr74x163

    0下载:
  2. 用Verilog HDL语言写一个计数器,每当时钟到来时计数器加1.-Verilog HDL language used to write a counter, when the clock arrives counter plus 1.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:269.39kb
    • 提供者:sunying
  1. register

    0下载:
  2. 用Verilog语言写一个简单的移位寄存器,可以进行算术移位和逻辑移位。-Verilog language used to write a simple shift register, can be arithmetic shift and logical shift.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:306.87kb
    • 提供者:sunying
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