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  1. final

    0下载:
  2. this is a HSPICE code for simulation a LNA whit CMOS technology
  3. 所属分类:SCM

    • 发布日期:2017-04-17
    • 文件大小:138.06kb
    • 提供者:hamed
  1. DCSElab_Project_08112010

    0下载:
  2. programming encoder for the five degree of freedom robot arm. it s include the schematic of encoder
  3. 所属分类:SCM

    • 发布日期:2017-05-18
    • 文件大小:4.87mb
    • 提供者:truclq
  1. final1

    0下载:
  2. this one code of the HSPICE for simulation a mixer by CMOS technology -this is one code of the HSPICE for simulation a mixer by CMOS technology
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-03-27
    • 文件大小:2.58kb
    • 提供者:hamed
  1. 32-rip-adder

    0下载:
  2. A ripple carry adder allows you to add two 32-bit numbers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.19kb
    • 提供者:kaream
  1. 4digit7segment

    0下载:
  2. 4 digit 7segment display
  3. 所属分类:SCM

    • 发布日期:2017-04-05
    • 文件大小:94.42kb
    • 提供者:otokon
  1. AD7705

    1下载:
  2. 基于16位ADC,AD7705的称重系统设计,以单片机89s52为数据处理和控制模块,1602为显示模块-Precision Weigh Scale Design Using the AD7192, 24-Bit Sigma-Delta ADC with Internal PGA, as AD converter and MCU 89s52 as data processer and controller
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:841.33kb
    • 提供者:GaryLee
  1. Counter-60

    0下载:
  2. In this example, counter 60 is implemented as part of the real time clock time electronic clocks. Done in the platform mentor Graphics and describes in the VHDL code. This counter has a role to the front edge of every 60 clock sends a signal followin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.77mb
    • 提供者:Milos
  1. led

    0下载:
  2. led drive 是自己写的,完全可以在单片机直接运行,不用调试和仿真。-led drive
  3. 所属分类:SCM

    • 发布日期:2017-04-01
    • 文件大小:18.85kb
    • 提供者:kkk0888
  1. Temperature-regulator

    0下载:
  2. In this archive is included an temperature regulator document which works on the basic of variable resistance. It is used for regulating temperature in some room and his work is based on the principle of feedback which back part of the voltage from o
  3. 所属分类:SCM

    • 发布日期:2017-04-03
    • 文件大小:68.38kb
    • 提供者:Milos
  1. QuadratureCounter

    0下载:
  2. gdf example for Quadrature Encoder Counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.98kb
    • 提供者:Laskowy
  1. pingpang

    0下载:
  2. 所属分类:Other Embeded program

    • 发布日期:2017-04-13
    • 文件大小:2.26kb
    • 提供者:elweedx
  1. aditionanticip

    0下载:
  2. Additionneur 16 bits avec calcul anticipé des retenues
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:905byte
    • 提供者:kaream
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