CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 源码下载 嵌入式/单片机编程

资源列表

按时间 按下载 按文件大小

排序选择：

« 1 2 ... .52 .53 .54 .55 .56 18257.58 .59 .60 .61 .62 ... 33646 »

  1. 1212131132312

    0下载：
  2. 智能设备项目的单元测试(PPT+Code)，很不错的-Smart device unit test project (PPT+ Code), very good

  3. 所属分类：SCM

    • 发布日期：2017-05-08
    • 文件大小：1.51mb
    • 提供者：

  1. CRC-Application-Note

    0下载：
  2. 赛灵思官方发布的关于CRC（循环冗余校验）的设计指导书，对想利用硬件描述语言编写CRC代码的同志很有帮助-CRC Application Note from Xilinx

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-26
    • 文件大小：76.96kb
    • 提供者：youungsky

  1. statemation-for-PWM-

    0下载：
  2. 基于状态机对步进电机的操作,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验-stepper motor based on ststemation

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-30
    • 文件大小：207.44kb
    • 提供者：youungsky

  1. PS_2_KEY

    0下载：
  2. 对PS2接口键盘的简单操作,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验-source code for PS2 keyboard

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：56.85kb
    • 提供者：youungsky

  1. lcd_display

    0下载：
  2. 对LCD的简单操作,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验.液晶初学者必看-LCD operation ,just for the beginner of LCD.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-06
    • 文件大小：1.12mb
    • 提供者：youungsky

  1. disaplay_love

    0下载：
  2. 点阵显示桃心,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验-display love ,very funny

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-22
    • 文件大小：185.52kb
    • 提供者：youungsky

  1. I2C_bus

    0下载：
  2. 对I2C总线的简单操作,利用VHDL语言编写，在Quartus 8.1环境下测试通过，可以建立波形文件做仿真实验-very simple code foe I2C bus operation

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-02
    • 文件大小：462.8kb
    • 提供者：youungsky

  1. DiSyLab5

    0下载：
  2. Programs in assembly for 8085

  3. 所属分类：SCM

    • 发布日期：2017-04-26
    • 文件大小：229.86kb
    • 提供者：vasoggr

  1. DiSyLab4

    0下载：
  2. A simple 8085 cpu design

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-25
    • 文件大小：311.22kb
    • 提供者：vasoggr

  1. DiSyLab3

    0下载：
  2. A vhdl design of a control unit 2

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-25
    • 文件大小：480.41kb
    • 提供者：vasoggr

  1. DiSyLab2

    0下载：
  2. A vhdl design of a simple control unit

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-02
    • 文件大小：587.59kb
    • 提供者：vasoggr

  1. DiSyLab1

    0下载：
  2. A vhdl design of a simple arithmetic and logic unit (alu)

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-02
    • 文件大小：740.19kb
    • 提供者：vasoggr
« 1 2 ... .52 .53 .54 .55 .56 18257.58 .59 .60 .61 .62 ... 33646 »
搜珍网 www.dssz.com