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  1. interrupttimer

    0下载:
  2. Here you can find timer with interrupt for ATMega128 microcontroller.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-01
    • 文件大小:44.1kb
    • 提供者:Mevlan
  1. PS2

    0下载:
  2. ps2,我这个是一个ps2的调试程序,验证有用,OK-ps2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:386.38kb
    • 提供者:zengxianzhou
  1. Eboot_with_USB

    1下载:
  2. 发布支持USB下载的eboot(WINCE5.0 for ARMSYS2440使用)! eboot运行后使用选项U,然后用DNW下载nk.bin即可! 该eboot保存所有nandflash分区、格式化、坏块处理功能,烧录之后Residentflash分区可正常建立。 适用于Wince5.0 s3c2440a-Release support for USB download eboot (WINCE5.0 for ARMSYS2440 use)! eboot running to u
  3. 所属分类:Windows CE

    • 发布日期:2017-03-26
    • 文件大小:79.37kb
    • 提供者:闻丰
  1. atmega128display

    0下载:
  2. Here you can find code for ATMega128 display.
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-04-03
    • 文件大小:6.47kb
    • 提供者:Mevlan
  1. I2C_use_C

    0下载:
  2. 利用C语言,实现I2C的软件实现,并试用于51单片机。使51的P0口任意两个端口为I2C接口-The use of C language to realize the software I2C implementation, and tested in 51 microcontroller. 51 P0 port to any two ports for the I2C interface
  3. 所属分类:SCM

    • 发布日期:2017-03-29
    • 文件大小:8.29kb
    • 提供者:李磊
  1. cspi_mx21

    0下载:
  2. CSPI Interface driver for the i.MX21 intended to provide semaphore exclusion and a common library to access that bus.
  3. 所属分类:Embeded Linux

    • 发布日期:2017-04-14
    • 文件大小:4.4kb
    • 提供者:blasterzhuck
  1. generator_2

    0下载:
  2. 一种新的正铉波发生器的实现源码。利用VHDL语言实现。有6个VHDL文件组成。其中generator 为顶层文件-A new realization of wave generator is Hyun source. Using VHDL language. There are six VHDL files. One generator for the top-level files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3.44kb
    • 提供者:李磊
  1. div_freq

    0下载:
  2. 一个数字频率计。利用VHDL实现。有3个VHDL文件组成。其中div_fre为顶层文件-A digital frequency meter. Use of VHDL implementation. There are three VHDL files. One of the top-level document div_fre
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:4.58kb
    • 提供者:李磊
  1. startwatch1

    0下载:
  2. 利用VHDL硬件描述语言实现 一个秒表设计,其中有5个VHDL文件。startwatch为顶层文件-The use of VHDL hardware descr iption language designed to achieve a stopwatch, of which five VHDL files. startwatch for the top-level files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:2.76kb
    • 提供者:李磊
  1. fsk_model

    0下载:
  2. 利用VHDL实现FSk调制,其中包括8个Vhdl文件。FSK为顶层文件-The use of VHDL implementation FSk modulation, including eight Vhdl file. FSK for the top-level files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:6.83kb
    • 提供者:李磊
  1. dds-sin-generator

    0下载:
  2. 正铉波发生器 dds 一共有8个vhdl文件组成。其中dds为头文件-dds
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:6.55kb
    • 提供者:李磊
  1. C8051F020pwm16

    0下载:
  2. C8051F020输出16位pwm,占空比可调-C8051F020 output 16-bit pwm, adjustable duty cycle
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:4.36kb
    • 提供者:lijun
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