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  1. dianziqin

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  2. 电子琴程序,c语言编写,简单易懂。适合初学者参考。-Flower procedures, c language, easy to understand.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-12-10
    • 文件大小:32.69kb
    • 提供者:dxf
  1. ILI932X

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  2. coldfrie ILI932X液晶屏底层驱动-coldfrie ILI932X
  3. 所属分类:SCM

    • 发布日期:2017-11-30
    • 文件大小:5.69kb
    • 提供者:李文锋
  1. inclussfdgesr

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  2. DS18B20单片机程序,利用c编写的,不看你会后悔的,-failed to translate
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-12-03
    • 文件大小:13.17kb
    • 提供者:刘宇
  1. iim_read

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  2. 通过字符设备文件/dev/mxc_iim,读取imx53/linux上的iim数据-To read iim data imx53/linux through the character device file /dev/mxc_iim
  3. 所属分类:Embeded Linux

    • 发布日期:2017-11-22
    • 文件大小:943byte
    • 提供者:xiaobo
  1. mcp4822

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  2. STM8单片机驱动MCP4822 12Bit DAC-The STM8 microcontroller Drive MCP4822 12bit DAC
  3. 所属分类:SCM

    • 发布日期:2017-05-24
    • 文件大小:1kb
    • 提供者:曾志华
  1. cmosmt9m001_model

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  2. 该verilog程序是型号为mt9m001的cmos图像传感器的仿真模型,能够输出频率为30Hz不同分辨率的图像。-This code is the simulation model of mt9m001 cmos sensor,it can output 30Hz and different resolution figure.
  3. 所属分类:VHDL编程

    • 发布日期:2013-05-20
    • 文件大小:4.96kb
    • 提供者:江豪
  1. divider

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  2. 基于移位相减运算的除法器设计,完整的设计工程文件在divider文件夹下-Based on the shift subtraction divider design, complete design project file divider file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:1.27mb
    • 提供者:xiebaiyuan
  1. multiply_shift_add

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  2. 基于移位相加运算的乘法器设计,完整的设计工程文件在multiply_shift_add文件夹下-Multiplier design based on shift and add operations, complete design engineering file multiply_shift_add file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:1.43mb
    • 提供者:xiebaiyuan
  1. asyn_fifo_bk

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  2. 该verilog代码位手动编写的异步fifo。-This code is manually generated asychronous fifo.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:3.1mb
    • 提供者:江豪
  1. Verilog-coding-style-in-asic-design

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  2. 该文档描述了ASIC芯片设计的verilog编程规范,这对芯片的正常流片极重要。-This document describes the verilog coding style in asic design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:163.58kb
    • 提供者:江豪
  1. multiplier_ip

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  2. 基于IP核的乘法器设计,完整的设计工程文件在multiplier_ip文件夹下-IP-based core multiplier design, complete design engineering file multiplier_ip file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:3.3mb
    • 提供者:xiebaiyuan
  1. counter

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  2. 四位计数器设计,完整的设计工程文件在counter文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-06
    • 文件大小:1.09mb
    • 提供者:xiebaiyuan
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