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  1. 89C52_PWM

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  2. 89C52输出可调占空比的PWM波,用两个外部中断按钮实现可调,并用二位数码管显示-The 89C52 adjustable output duty cycle of the PWM wave, adjustable button with two external interrupts, and two digital tube display
  3. 所属分类:SCM

    • 发布日期:2017-11-11
    • 文件大小:16.45kb
    • 提供者:张俊杰
  1. mul_addtree

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  2. 用verilog HDL语言实现一个4位的流水线乘法器-Achieve a 4-bit pipelined multiplier using Verilog HDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:675byte
    • 提供者:张山
  1. ade

    0下载:
  2. 用verilog HDL语言实现一个8位串行乘法器-An 8-bit serial multiplier with Verilog HDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:699byte
    • 提供者:张山
  1. 4X4_KEY_CODE

    0下载:
  2. 4X4_KEY_CODE.zip FOR 8051 only KEIL2 VER1.0
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-28
    • 文件大小:54.4kb
    • 提供者:ASFD
  1. adder16_2

    0下载:
  2. 16位2级流水线加法器的verilog设计-16 2 pipeline adder Verilog design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:530byte
    • 提供者:张山
  1. taxi

    0下载:
  2. 出租车计价器,EDA课程相关实验,quartus ii -Taxi meter EDA course experiment, the Quartus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:363.38kb
    • 提供者:
  1. jiaotongdengxin

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  2. 本程序是80C51单片机,交通灯倒计时程序,用了PROTUS在线仿真-This procedure is 80C51 microcontroller, traffic lights countdown program, with the PROTUS online simulation
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-22
    • 文件大小:15.24kb
    • 提供者:
  1. daojishixin

    0下载:
  2. 倒计时秒表,到时间会响,运用芯片是80C51单片机-Countdown stopwatch to time will ring, the use of chip 80C51 microcontroller
  3. 所属分类:Other Embeded program

    • 发布日期:2017-12-04
    • 文件大小:11.77kb
    • 提供者:
  1. LED

    0下载:
  2. LED单片机动态显示与PROTUS完美连接,在线仿真-LED single-chip dynamic display and PROTUS perfect connection, online simulation
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-23
    • 文件大小:31.85kb
    • 提供者:
  1. mywork

    0下载:
  2. nexys 3 板卡,打砖块游戏。连上VGA接口,然后将mywork文件夹里的所有内容考到一个新建的文件夹下,不要有中文目录。下载运行就行了。-Nexys 3 board card, Arkanoid game. Connected to the the VGA interface, and then will mywork file folder li the all the contents of test to the a the newly created file folder und
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:6.58mb
    • 提供者:zhangshuo
  1. count-1

    0下载:
  2. 基于Verilog的仿真,各个进制的计数器仿真。-Verilog-based simulation, the simulation hex ​ ​ counter.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:1.41mb
    • 提供者:li
  1. internet_test

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  2. xilinx SP605 板卡,网口设计。echo设计,实现接收单字符并返回的功能,同时从串口显示输出内容-Xilinx SP605 board, network port design. echo design, implementation, receiving single character and returns the output from the serial port at the same time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:11.81mb
    • 提供者:zhangshuo
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