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  1. vga2

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  2. 一个简单的小球挡板游戏,通过VGA接口可在显示屏上显示,支持双人对战-A simple ball game baffle, through VGA interface can be displayed on the display screen, supports double play
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.33mb
    • 提供者:吴彦祖
  1. first_zynq_design

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  2. zedboard开发板的一个程序 搭了一个简单的硬件平台 然后软件是实现led灯的控制-zedboard vhdl code to control led on the board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-16
    • 文件大小:23mb
    • 提供者:无尽
  1. FIR.ip

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  2. zedboard 开发板学习资料 FIR滤波器的 代码 -code to implement the FIR function on zedboard
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:22.1kb
    • 提供者:无尽
  1. SoCKit_Audio

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  2. SoCKit_Audio,使用SoCKit FPGA开发板,使用SSM2603视频编码ADC芯片,进行视频传输处理,使用verilog语言。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.75mb
    • 提供者:jiangkun
  1. High-level-synthesis

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  2. 电子系统设计高层次综合high level synthesis 讲解文档,包括基本概念和流程,工具,方法等-powrpoint format document about high-level synthesis ,including concetpions,flows ,examples
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.78mb
    • 提供者:wang bo
  1. High-Level-Design-with-SystemC

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  2. 电子系统设计使用system C进行高层次综合high level synthesis 讲解文档,包括基本概念和流程,方法等-high-level synthesis with system C language,this document intoduce concetps,methods and flow
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:63.37kb
    • 提供者:wang bo
  1. sch

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  2. 电子系统设计高层次综合high level synthesis 源码,C++ 实现调度-electronic system level HLS design, cpp code for scheduling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.53kb
    • 提供者:wang bo
  1. Catapult_HLS-by-C

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  2. 电子系统设计高层次综合high level synthesis工具 Catapult使用及利用C++进行算法开发讲解文档-document about Catapult (HLS tool)using c++ for designing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:247.74kb
    • 提供者:wang bo
  1. H.264-for-FPGA

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  2. This Book describe about H.264 encoder using Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-01
    • 文件大小:13.1mb
    • 提供者:jhojho
  1. Exercising-H.264-Video-Compression-IP-Using-Comme

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  2. This book describe about Exercising-H.264-Video-Compression-IP-Using-Commer.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:742.43kb
    • 提供者:jhojho
  1. MTM_UEC1_lab04_raportfinalny

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  2. verilog hdl BCD to 7seg converter with testing module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:546.95kb
    • 提供者:ocmob
  1. uart_mm

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  2. Its uart transmitter and receiver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.35mb
    • 提供者:trung
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