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  1. spi_no_cs_13

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  2. FPGA作为从机与STM32的全双工通信,FPGA将接收到STM32的数据返回到STM32,Modelsim仿真和板子仿真都通过(Use FPGA as slave,realize the communication between FPGA and STM32. The function has been tested is no problem.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:13.74mb
    • 提供者:Pgaf
  1. tx_rx_fifo

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  2. 通过串口将接收到的数据存入fifo,fifo存满后使能串口发送功能,将接收到的数据发送出去(Use fifo to realize the receive and send function of the uart. The function is no problem.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:3.62mb
    • 提供者:Pgaf
  1. ad706_test

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  2. AD7606的FPGA驱动,AD7606与FPGA通过并行模式连接。FPGA可以将AD采集到的信号转换成电压信号通过串口输出,可通过PC机串口调试助手查看。实测可用(The drive program of AD7606 write by verilog. FPGA can convert the AD7606'sigal to volatage and send the converted signal to PC through uart.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:14.29mb
    • 提供者:Pgaf
  1. OV7670_TFT

    0下载:
  2. 针对OV7670视频采集和加水印功能,能够在显示屏上输出摄像头的画面并在画面任意位置添加水印(OV7670 video capture and watermark function)
  3. 所属分类:VHDL编程

    • 发布日期:2018-01-06
    • 文件大小:13.27mb
    • 提供者:rEAL_小明
  1. VHDL2FSK

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  2. VHDL 2FSK调制解调器各部分的原理与代码(The principle and code of each part of the VHDL 2FSK modem)
  3. 所属分类:VHDL/FPGA/Verilog

  1. rdf0028

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  2. Multiboot on Xilinx SP605
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:906kb
    • 提供者:aguilarjp
  1. rdf0029

    0下载:
  2. DDR3 Memory Interface
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:4.07mb
    • 提供者:aguilarjp
  1. rdf0030

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  2. Restore Flash Contents
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:6.95mb
    • 提供者:aguilarjp
  1. rdf0031

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  2. MicroBlaze Built In Self Test
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:1.05mb
    • 提供者:aguilarjp
  1. rdf0032

    0下载:
  2. Xilinx SP605 Built-In Self Test
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:6.41mb
    • 提供者:aguilarjp
  1. PWM

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  2. 利用Verilog语言设计一个PWM控制器,实现:控制器输入时钟1MHz;控制器输出脉冲周期1kHz,脉宽最小调节步长0.1%。(The Verilog language is used to design a PWM controller, which is realized: the controller input clock 1MHz; the controller output pulse cycle 1kHz, and the pulse width minimum adjustme
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:61kb
    • 提供者:jcg17
  1. pci9504

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  2. Verilog 语言编写 PCI9054 控制器的接口电路,实现 PCI总线到本地 8 位总线的转接控制(The Verilog language writes the interface circuit of the PCI9054 controller to realize the transfer control of the PCI bus to the local 8 bit bus)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-06
    • 文件大小:20kb
    • 提供者:jcg17
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