资源列表
ad0809
- verilog_ad0809 cpld control
led_horse
- 跑马灯led_horse vhdl cpld\fpga-led_horse vhdl cpld\fpga
key
- 基于fpga的4*4键盘扫描verilog程序-du to fpga 4*4 keyscan verilog
s3ansk_paint
- Paint for SPARTAN 3E
ActivePowerMeter
- Spartan 3e - Active Power Meter-Spartan 3e- Active Power Meter
key
- Verilog HDL编写的键盘扫描程序，考虑了判断按键弹起的问题。程序按一定的频率用低电平循环扫描行线，同时检测列线的状态，一旦判断有一列为低则表示有键被按下，停止扫描并保持当前行线的状态，再读取列线的状态从而得到当前按键的键码；等待按键弹起：检测到各列线都变成高点平后，重新开始扫描过程，等待下一次按键。-Written in Verilog HDL keyboard scanner, taking into account to determine key bounce problem. P
ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
clock_digital
- 用Verlog HDL编写的数字钟程序，包含时，分，秒，进位，解码，扫描显示等功能。-Written by Verlog HDL ，a digital clock program, including hours, minutes, seconds, into the place, decoding, scanning display.
VHDLquickstart
- Quick introduction to VHDL – basic language concepts – basic design methodology • Use The Student’s Guide to VHDL or The Designer’s Guide to VHDL – self-learning for more depth – reference for project work-Quick introduction to VHDL
Verilog
- 简易环形FIFO的设计、简单异步串行通信接口设计等-verilog
1_ADDER
- vhdl 加法器 vhdl 加法器 vhdl 加法器-vhdl adder vhdl adder vhdl adder
verilogFIR
- 基于verilog的FIR滤波器程序设计（调试过的）-verilog