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ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
farsight081129FPGA
- 高性能FPGA应用领域及其研究，FPGA的开发流程-High-performance FPGA applications and research, FPGA development flow
miao--biao1
- 给予fpga的数字钟,不能调节时间。，给予fpga可以仿真波形，可以进行计算的-the biao
ispLEVER
- eetop.cn_ispLEVER培训教程FPGA设计流程.rar
CPU
- 哈尔滨工业大学VHDL实验六给定指令系统的处理器设计-Six Harbin Institute of Technology VHDL test given instruction processor design
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- VGA显示棋盘和条形图案。通过实验板上的按键的切换，可实现图形的切换，适合VGA的初学者。-VGA display board and a stripe pattern. Through experiments panel button switch, enabling graphics switching VGA for beginners.
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- 串口通信控制器 verilog实现含波特率发生模块，发送、接收模块程序以及xilinx所有工程文件-The serial communication controller verilog containing the baud rate generator module, send, receive module program xilinx all project files
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- 基于arm-v4架构，兼容ARM7指令集。附录有说明文档，希望对大家有用。可以在windows上使用Debussy+modelsim的组合开发，是Verilog写的-Based on arm-v4 architecture, compatible with ARM7 instruction set. Appendix have documentation, we hope to be useful
c4gx_f896_host_ddr2a_odt
- ALTERA PCIE FPGA开发板（EP4C平台）DDR2内存测试代码-ALTERA PCIE FPGA development board (EP4C platform) DDR2 memory test code
D2XX_Programmers_Guide(FT_000071)
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- 利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数-Use of VHDL hardware descr iption language design a 0 ~ 9999 addition counter. According to a certain frequency of the trigger The clock, counter add count, and
jiaotongdeng
- 自制LPM设计的交通灯系统，非常的实用，里面的模块现在网上是没有的-LPM design made the traffic light system, very practical, which the module is not online now